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原创 DFT学习笔记（二）|常用的DFT技术

DFT工作流程DFT架构设计 - 实现什么测试功能/开销多大/测试时钟架构MemoryBIST - 插入BIST/BISR/BISAFUSE插入扫描链 - DFF替换为SDFF/规划并串链，测试端口/压缩逻辑JTAG &iJTAG - 边界扫描链/JTAG TAP ControllerIJTAG网络测试向量 - 自动向呈生成/仿真 生产后-Debug。

原创 DFT学习笔记（一）|DFT是什么？

DFT是Design For Test的缩写。指在芯片设计过程中引入测试逻辑，并利用这部分测试逻辑完成测试向量的自动生产，从而达到快速有效的芯片测试的目的。DFT分功能测试和制造测试，功能测试主要寻找设计上可能存在的错误，用来验证电路中的逻辑行为；制造测试用于寻找在制造过程中可能存在的制造缺陷（开路、短路等）。DFT是为了使制造测试尽可能简单，覆盖率尽可能高，而在电路中加入一些特殊逻辑的设计方法。

原创 在matlab中运行自带的模块（以CCSDS LDPC Decoder模块为例）

最新版的获取需要注册 MathWorks 账户 访问账户注册页面：www.mathworks.cn/mwaccount/register。下载新版本或历史版本的MATLAB，请登陆：https://www.mathworks.cn/downloads 并下载。点击此处可以拷贝调用例程的命令，在matlab命令行输入即可自动获取代码。可以看到页面中写了该模块需要在R2022b以上版本使用。运行.m文件可以生成simulink运行所需要的数据。可以看到左侧下载到了官方历程的文件。之后双击slx文件即可打开。

原创 基于CCSDS标准的LDPC码的编码器设计（详细版）

基于CCSDS标准的LDPC码的编码器设计(详细版)

原创 基于CCSDS标准的LDPC码的编码器设计

基于CCSDS标准的LDPC码的编码器设计

原创 高云FPGA调试记录（一）点灯

高云FPGA调试记录（一）点灯

原创 数字图像处理知识点总结

原创 软件无线电知识点

电子产业发展的趋势 模块化 软件化软件无线电是多频带无线电，它具有宽带的天线、射频转换、模/数和数/模变换，能够支持多个空中接口和协议，在理想状态下，所有方面(包括物理空中接口)都可以通过软件定义。相同的硬件可以通过软件定义来完成不同的功能。软件无线电特点：1、天线智能化（小而多）2、前端宽开化（射频部分支持高带宽）3、中频宽带化（中频部分支持高带宽）4、硬件通用化（简、精，通用）5、功能软件化（减少开发周期和成本，提升服务质量）6、软件构建化（软件模块化，便于开发）

原创 电力电子名词解析

电力电子名词解析斩波：将直流电变为另一固定电压或可调电压的直流电(DC-DC)正激：正激是当变压器原边开关管导通时同时能量被传递到负载上，当开关管截止是变压器的能量要通过磁复位电路去磁。反激：反激是和正激相反，当原边开关管导通时给变压器存储能量，但能量不会加在负载上。当开关管截止时，变压器的能量释放到负载侧推挽：推挽是一种功率放大电路。由上下两个功率管组成。当控制信号为正半周时，上面一个管子导通，负载得到一个放大了的正半周信号；当控制信号为负半周时，下面一个管子导通，负载得到一个放大了的负半周信号。

原创 什么是调制，为什么要调制？

什么是调制，为什么需要调制呢？

原创 HMC7044芯片配置总结

HMC7044芯片配置总结

原创 Vivado中异步FIFO IP核的使用与思考

Vivado中异步FIFO IP核的使用与思考1、异步FIFO简介FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，它与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据。异步FIFO 是指读写时钟不一致，读写时钟是互相独立的，多用于跨时钟域的数据传输，也可用于位宽变换。2、实验过程本次实验平台基于正点原子领航者ZYNQ开发板，代码等教程均参考正点原子ZYNQ系列教程。思维导图如下 具体代码不再附加 读写模块推荐使用三段式

原创 Vivado IP核使用之RAM实验

Vivado IP核使用之RAM实验RAM简介RAM的英文全称是Random Access Memory，即随机存取存储器，它可以随时把数据写入任一指定地址的存储单元，也可以随时从任一指定地址中读出数据，其读写速度是由时钟频率决定的。RAM主要用来存放程序及程序执行过程中产生的中间数据、运算结果等。我们将对Vivado软件生成的RAM IP核进行读写测试，并向大家介绍Xilinx RAM IP核的使用方法。Vivado软件自带了BMG IP核(Block Memory Generator，块RAM生成

原创 Vivado 时钟IP核的使用

Vivado 时钟IP核的使用简介在Xilinx的FPGA中，CMT包含PLL和MMCM。PLL(Phase Locked Loop)： 为锁相回路或锁相环，用来统一整合时钟信号，使高频器件正常工作，如内存的存取资料等。PLL用于振荡器中的反馈技术。MMCM（混合模式时钟管理）：是基于PLL的新型混合模式时钟管理器，实现了最低的抖动和抖动滤波，为高性能的FPGA设计提供更高性能的时钟管理功能。时钟IP核的配置IP核名称为Clocking Wizard，直接在IP Catalog中搜索即可。[外

原创 HDLbits基础知识点与部分题目解析（2）

HDLbits基础知识点与部分题目解析（2）小知识点if语句中常用添加begin-end来减少书写上的歧义，以避免if-else配对歧义case 语句中的 x 或 z 的比较逻辑是不可综合的，所以一般不建议在 case 语句中使用 x 或 z 作为比较值casex、casez 一般是不可综合的，多用于仿真模块例化时，一般input 端口不能删除，否则编译报错，output 端口可以删除、悬空。RHS（right hand side）LHS（left hand side）

原创 HDLbits基础知识点与部分题目解析（1）

HDLbits基础知识点与部分题目解析（1）基础知识线网（wire）wire 类型表示硬件单元之间的物理连线，由其连接的器件输出端连续驱动。如果没有驱动元件连接到 wire 型变量，缺省值一般为 “Z”。在定义wire型变量时不要忘记定义位宽，默认为1bit寄存器（reg）寄存器（reg）用来表示存储单元，它会保持数据原有的值，直到被改写。reg变量通常在always块中被综合成变压触发器，在组合逻辑中北综合成wire型变量。定义位宽时通常高位在左，表示最高有效位在左。// Verilog

原创 安卓实验一 代码注解

安卓实验一 代码注解

原创 Android Studio 知识点梳理

Android Studio 知识点梳理

原创 计算机网络概念梳理 第一章

概念梳理