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RSS订阅原创 7 系列 FPGA GTX 时钟架构浅析
主要参考Xilinx 官方提供的ug476首先看图，明确一下Quad的概念 Quad(Q):是集成了四个gtx2_channel 和一个gtx2_common下图是Q的内部结构 可以看出来一个Q 含有两个IBUFDS_GTE2原语，其中输入可选，可以是MGTREFCLKP/N0，也可以是MGTREFCLKP/N1...
2021-11-04 17:10:28
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原创 基于vivado fir ip 核的FIR滤波器仿真与设计
本设计通过vivado自带fir ip核实现一种低通滤波器 并通过matlab 设计与仿真 验证设计滤波器的正确性matlab代码如下 ：fs = 100e6 ;f0 = 100e3 ;f1 = 600e3 ;N =32768 ;a=textread('D:/1.txt','%s'); b=hex2dec(a);%16进制转换成10，字符串也可以转成10进制for i =1 :159 if b(i) > 2^15 -1 ...
2021-01-04 21:16:43
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原创 Verilog 代码优化技巧
Verilog HDL 代码优化技巧ALU 逻辑资源共享always@(*)begin If(sel) begin result <= a + b ;elseresult<= a + c ;endend可以看出两条加法运算分别综合出两个加法器 上面if语句是互...
2019-06-26 15:23:57
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原创 同步双口RAM时序解析
使用的Intel提供的双口RAM IP核 进行同时钟源的时序仿真针对A口写操作，B口读操作双口RAM设置如下（只给出了部分关键设置）注意双口RAM数据和地址是互通的，即用A口去向某地址写数据，用B口去读B口的相应地址，即可读到A口写的数据。进行的第一个时序仿真：为向A口地址0,1,2依次写入数据 ，之后用B口去读A口的数据`timescale 1ns / 1nsmodul...
2019-06-03 10:48:46
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原创 FPGA 之 DDS简易 原理阐述
DDS(Direct Digital Synthesizer) 即数字合成器 ，可以通过修改FWORD(频率控制字) 和 PWORD(相位控制字) 来较容易实现频率、相位、以及幅度的控制，在通信领域运用较为广泛。其原理图如下图所示下面以代码的形式来解释此图的原理假设Clk 时钟频率为100MHZ 周期为10ns ,假设 data 可以组成32点正弦波信号always@...
2018-05-29 09:14:59
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转载 使用 Cyclone IV E FPGA 如何固化烧写 ？
软件使用的是Quartus13.0 软件 （1）打开file选项 找到 Convert Programming Files .. 选项 （2）将Programming file type 选择为Configuration device选择为 EPCS16 Mode 选择 Active Serial File name 选择当前目录下out_files 工程文件名 最好是以你最先建立工程名...
2018-05-24 22:05:33
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空空如也
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