Verilog HDL 代码优化技巧
ALU 逻辑资源共享
always@(*)begin
If(sel) begin
result <= a + b ;
else
result<= a + c ;
end
end
可以看出两条加法运算分别综合出两个加法器 上面if语句是互斥操作 同时只能执行一条操作 所以可以用到资源共享技术来优化代码
always@(*)
If(sel) begin
temp <= b ;
else
temp <= c ;
assign result = a + temp;
从中可以看出节省一个ALU逻辑运算单元