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verilog
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verilog三段式状态机中的第三段
近几天在调verilog代码的时候,三段式状态机的第三段case后经常疑惑是用当前态还是次态,有时需要反复仿真才能确定,浪费了不少时间,仔细思考下,写下这片文。1verilog三段式状态机简要来说就是三部分,不是重点简要说下,网上有个叫明德扬机构的开发出四段式状态机,很有意义,个人感觉他的最后一段特别好,可以借鉴,一次只考虑一个信号的变化,这是他的核心思想。第一部分状态转移即当前态state_cur的变化,使用时序逻辑第二部分状态跳转即次态state_next的变化,使用组.原创 2021-09-12 21:41:12 · 947 阅读 · 0 评论 -
verilog中加法器的扩位问题
引由:笔试中经常见到多个加法器扩位的题目:如:3bit + 4bit + 5bit + 6bit + 6bit开始的时候这种题,我一般是都用全1累加来算一下最高位宽,直到我遇到了28bit + 29bit + 29bit + 30bit + 40bit这尼玛1敲的是真的手疼,不仅想到了出题者肯定不推荐我们用这种测试的方法,真的狠于是我自己推导了一下,发现以下这个方法是真的很适用算这种加法器位宽扩展。正题:3bit + 4bit 在verilog中这种不等.原创 2021-09-12 21:35:31 · 2757 阅读 · 2 评论 -
Verilog中initial和always的执行先后顺序
代码1module tb_top(); //internal reg reg [7 : 0] data = 0; //internal logic initial begin #2; data <= 1; #1; data <= 3; end always #2 data <.原创 2021-07-26 00:14:35 · 4865 阅读 · 9 评论 -
ISE调试时常见错误解决(常更新,不结贴)
2020.8.8错误内容在生成bit文件时出现ERROR:PhysDesignRules:1385 - Issue with pin connections and/or configuration on block:<U_ila_pro_0/U0/I_NO_D.U_ILA/I_DQ.U_DQQ/DLY_9.DLY_9_GEN[86].I_SRLT_NE_0 .DLY9/SRL16E>:<SLICEM_A6LUT>. For RAMMODE programm...原创 2020-08-12 10:38:44 · 4624 阅读 · 0 评论 -
verilog仿真中阻塞赋值和非阻塞赋值的先后问题
引言总是在阻塞赋值和非阻塞赋值这里困惑,今天有空做了个小的仿真实验,终于弄明白了这verilog仿真器中赋值时的规律,有过verilog仿真经验的直接看底部图即可。首先引起我迷惑的是在verilog仿真的时候,总会设计到一堆信号的仿真波形图,而有时波形变换时总不是自己所想的那样,经常出现的问题就是会相差一个时钟。默认阻塞赋值代表组合逻辑,非阻塞赋值代表时序逻辑。即"<="代表是锁存器输出,“=”代表线输出,相信看这篇文章的都懂,不懂的去看夏宇闻老师的《verilog设计》。1代码.原创 2020-07-20 16:08:10 · 1565 阅读 · 0 评论