verilog中加法器的扩位问题

引由：

笔试中经常见到多个加法器扩位的题目：

如：3bit + 4bit + 5bit + 6bit + 6bit

开始的时候这种题，我一般是都用全1累加来算一下最高位宽，直到我遇到了

28bit + 29bit + 29bit + 30bit + 40bit

这尼玛1敲的是真的手疼，不仅想到了出题者肯定不推荐我们用这种测试的方法，真的狠

于是我自己推导了一下，发现以下这个方法是真的很适用算这种加法器位宽扩展。

正题：

3bit + 4bit  在verilog中这种不等位宽相加，是先将3bit括为4bit  之后用扩充以为用5bit来保存结果（和）

那3bit + 4bit + 5bit + 6bit + 6bit怎么算呢，从最小的开始算就行了，步骤如下

3 + 4  存为5

5 + 5 存为6

6 + 6 存为7

7+ 6  存为8

不一 一举例了哈，有兴趣可以自己推一下试试，欢迎反驳。