ISE调试时常见错误解决（常更新，不结贴）

最新推荐文章于 2023-12-08 17:10:38 发布

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分类专栏： verilog FPGA 硬件调试文章标签： fpga verilog 调试器仿真器

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2020.8.8

错误内容

在生成bit文件时出现

ERROR:PhysDesignRules:1385 - Issue with pin connections and/or configuration on
block:<U_ila_pro_0/U0/I_NO_D.U_ILA/I_DQ.U_DQQ/DLY_9.DLY_9_GEN[86].I_SRLT_NE_0
.DLY9/SRL16E>:<SLICEM_A6LUT>. For RAMMODE programming set with DPRAM32 or
SPRAM32 or SRL16 the DI2 input pin must be connected.

错误原因

经检查错误出现的原因是：cdc调试文件添加管脚时，误添加了灰色管脚。

警告内容

WARNING:Xst:1710 - FF/Latch <data_out2flash_20> (without init value) has a constant value of 0 in block <config_flash>. This FF/Latch will be trimmed during the optimization process.

WARNING：in unit u6_config_top Conflict on KEEP property on signal data_out2flash<28> and data_out2flash<20> data_out2flash<20> signal will be lost.

就是说这条线在你的程序里一点变化没有，在综合成电路的时候它给优化掉了，不算是错误