Radix-4加法器的性能分析——论文解析

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摘要：

我们提出了一种基4静态CMOS全加器电路，与使用标准基2全加器方案相比，它减少了进位加法器中的传输延迟、PDP和EDP。这些改进是通过在晶体管级采用超前进位技术获得的。利用45 nm CMOS工艺参数（电源电压为1.1v）进行Spice模拟，结果表明，基4电路比晶体管数稍大的2位基2纹波进位加法器快24%，而功耗几乎相同。
研究了在进位路径中晶体管数目减少的基2和基4加法器的第二种方案。仿真结果也证实了基4加法器比标准的2位CLA具有更好的性能。32位纹波进位加法器、2级进位选择加法器、可变进位选择加法器和进位跳跃加法器都是以不同的全加器作为积木来实现的。除了一个例外，与基数2相比，使用基数4的32位加法器在8-18%的范围内节省了PDP，使用基数4的EDP在21-53%的范围内节省了EDP

FA结构

FA有两种设计，一个是28-Transistor mirror FA，另一个为24-Transistor mirror FA，下面对两者对比

两者实现都用1、2公式。


两者实现方式如上两图，图二减少了生成电路的晶体管。

通过表一的对比，我们发现28-transistor FA相比于24-transistor FA速度更快，能量耗散更好。
但是在构建大型加法器的时候，28-transistor FA的fan-out为6，而24-transistor FA为4，大扇出导致28的速度变慢。

Radix-4 Adder

减少加法器的PDP和EDP的主要方法是减少由于进位传播引起的延迟。我们使用24-Transistor mirror FA作为设计的基础。为了优化速度，我们在一个块中加入了两个FAs，并使用 carry look-ahead （CLA）技术缩短Radix-4 Adder块中的进位路径。所提出的Radix-4 Adder的框图如图3所示，晶体管示意图如图4所示。

框图如下：


为了实现用单个门计算最高有效和位s1的功能，我们反转输入A1、B1和C1。表3显示了标准和建议的加法器中使用的基本组件的固有延迟（无负载）。

Pre-computed radix-4 FA

在本节中，我们修改了第3.1节中给出的基数-4fa，以便预先计算进位加速度信号。利用这些信号，可以用较少复杂的电路产生进位，从而减少延迟。

Implementation of 32-bit adders with basic FA

RCA为ripple carry adder