yinyeyy的专栏

介绍了如何通过Vivado生成tcl脚本，并在稍加修改后用于恢复工程。

在non-project模式下，未指定器件时，Vivado将使用默认器件。这可能导致IP的器件和synth_design所指定的器件不一致。

IC设计中glitch free时钟选择器的设计过程

刚开始使用systemverilog进行字符串操作时犯过的错误，在此记录一下。

在最近的一个设计中遇到了这样一个问题。我在Block Design中例化了XDMA，并通过interconnect连接了3个BRAM控制器，3个BRAM控制器的端口引出到Block Design外部。XDMA通过C2H接口对前两个RAM只进行读操作，通过C2H和H2C接口对第三个RAM进行读写操作。三个RAM都在Block Design外部（即HDL代码部分）例化。 验证时，前两个RAM的读数据正常，第三个RAM的读数据比对错误。由于个人疏忽，解决该问题花了四五个小时。首...

TCL中switch有两种结构。 switch ?options? string pattern body ?pattern body ...? switch ?options? string {pattern body ?pattern body ...?}第一种和第二种之间的差别仅仅是一对大括号。正是由于这个区别，应用是要特别注意，否则程序无法输出正确结果。第一次使用switch时我写了下面这段程序。 switch $cmd { $::CMD_REPEAT..

写这个TCL脚本的主要目的是搜索目标文件夹及其子文件夹下的所有文件，然后记录在指定的文件中。可以指定目标文件夹名称、信息记录位置和文件后缀等3种参数。该脚本将用于Vivado的non-project编译过程，被综合和布线脚本调用。define.tcl中定义了目标文件夹名称、信息记录位置、文件后缀类型、器件part等信息。findAllFiles.tcl脚本根据define.tcl中的参数搜索目标文件夹，当文件后缀类型参数（ext）为.hdl时，会搜索.v、.vh、.vhd、.sv等文件的路径和名称，

目录练习string用法说明string compare ?-nocase? ?-length n? string1 string2string equal ?-nocase? ?-length n? string1 string2string first string1 string2 ?startindex?string index string charIndexstring last string1 string2 ?startinde...

练习递归实现阶乘计算以及return的使用方法。proc recurrence { n } { if { ![string is integer $n] } { return -code error "This is not an integer!" } if { $n<=2 } { return $n } else { set val [expr $n*[recurrence [expr $n-1]]]

练习进行文件操作，包括打开文件、创建文件、读写文件等。set path [pwd]/Desktop/FileIO/set name "dont_touch.xdc"set newName "dont_touch_new.xdc"set optr "r"set optw "w+"set rdFile ""set retval [eval catch {{set fdr [eval open [append rdFile $path $name] $optr]}} msg]if { $re

append将多个变元按顺序组合起来，并形成一个新的字符串。lappend将多个变元按顺序组合起来，形成一个新的List。set myCurrentLogVar1 ""set myCurrentLogVar2 ""set script1 { puts "logging now" lappend myCurrentLogVar1 "Say: "}set script2 { puts "logging out" append myCurrentLogVar2

简单使用open、eval和proc。open可用于打开、创建文件。eval带一个或多个变元，可以由一个或多个命令组成，eval采用concat命令的风格连接所有变元，执行命令并且返回执行结果。proc可以创建一个过程，以便在程序其他地方重复调用。proc create_report { reportName command } { set status "." append status $reportName ".fail" if { ![file exists $stat

目录1. 时序参数1.1 ADC1.2 FPGA2. 延时计算2.1 计算延时所需的LMFC周期数前几天又重新复习了以下通过JESD204B SUBCLASS1实现确定性延时的过程。以前对部分参数的计算过程不甚理解，这次算是搞清楚了。学习JESD204B的时候阅读的是“Serial Interface for Data Converters” JESD204B的JULY 2011版本。该文档毕竟是一个标准文件，实现过程写的比较粗略，而且是指导性的，在实际工程实现过程中作用有限。当

在Testbench中很可能需要文件的读写操作，在可综合的设计中也可能会用到文件写入。SystemVerilog/Verilog提供的文件写入读取方法并不多，主要有两类。第一类是writememb/writememh/readmemb/readmemh，第二类是$fscanf/$fwrite。第一类用法简单，但是功能弱，文件读取也不支持多维数组；第二类用法复杂一点，功能相对强大，配合循环语句可以处理多维数组。1. writemem[b|h]/readmem[b|h]writemem[b|h]主要

在使用Xilinx FPGA时常用的两种FIFO例化方法包括使用IP Catalog和使用XPM。两种方法各有优缺点，个人更倾向于使用XPM的方式。使用这种方式可以非常方便的传递参数，修改设计时不像IP Catalog生成的FIFO那样繁琐。当FIFO的WRITE_WIDTH和READ_WIDTH相同时，两者使用时没有任何不同。但是当FIFO的输入输出端口位宽为非对称时，两者具有非常显著的区别，使用时要格外注意。以WRITE_WIDTH : READ_WIDTH = 1 : 4为例，向IP Cata

最近开始接触SpinalHDL，所以收集了一些不错的学习资源，可供大家参考。SpinalHDL是基于Scala语言开发的设计语言，使用SpinalHDL需要对Scala有一定了解。下面的两篇博文非常全面而又简洁的介绍了Scala，对上手非常有帮助。https://vvviy.github.io/2018/12/01/Learning-Chisel-and-Scala-Part-I/https://vvviy.github.io/2018/12/12/Learning-Chisel-and-Sca

使用systemverilog已经有一段时间了，主要是其中的部分新特性能够简化代码的编写，比如interface、支持多维端口等。为了进一步深入学习systemverilog，最近抽空更广泛的学习了一些systemverilog的内容。本文记录一下Systemverilog中的事件控制和sequence控制相关内容的学习情况。1. 事件控制1.1 iffSystemverilog在@事件控制中添加了iff修饰词，只有当iff后的条件为真时，@事件才会触发。注意，iff可以在always和alwa

本文使用进位选择的结构实现补码加法器，并且对比了使用内部逻辑实现和使用专用DSP单元实现时的性能差别。当然Xilinx FPGA中的DSP单元可以直接实现48位的运算，本文主要目的是验证进位选择结构加法器的实现和性能对比，这种结构可以运用到更大位宽的加法中。...