《数字集成电路静态时序分析基础》笔记⑪

最新推荐文章于 2023-08-25 16:33:59 发布
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本文是《数字集成电路静态时序分析基础》课程的笔记，介绍了Time Borrowing的概念，如latch的工作原理和time borrowing的情况。讨论了数据在建立时间之前的到达如何影响时序，并通过实例分析了time borrowing在满足时序要求中的作用。同时，文章还提到了Data To Data check，这是一种无时钟约束的检查，用于确保两个pin之间的关系，并举例说明了其应用场景。
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网络课程《数字集成电路静态时序分析基础》的笔记

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Time borrowing

latch在高电平时透明，dff在边沿采样

image-20200622162330779

opening edge指边沿跳变以后有效的边沿，closing edge指边沿跳变之后无效的边沿

通常触发器有建立时间和保持时间的要求，对于latch也是有类似的要求的。latch可以在opening edge以后变化，这种情况类似于向后借时间了，所以称之为Time borrowing。

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静态时序分析——Data to data check
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setup和hold的检查也有可能发生在任意两个数据端口，其中不包括时钟端口。
STA学习笔记
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一、时序路径 在一个时序逻辑和组合逻辑组成的电路中对于时序路径一共有4种 1.输入input →D触发器的D端 2.输入input →到输出output 3.clk → 到D触发器的D端 4.clk → 到输出output 二、STA中的三种PVT类型 1.fast 2. slow 3. typ 其中对应ss表示最坏延迟即：Vmin + Tmax 状态 此时检查 Tsetup是否能够满足。 而对于ff表示速度最快即延迟最小：Vmax + Tmin 状态 此时检查 Thold 是否能够满足时序要
timingPath/set_data_check和set_max_delay/set_multicycle_path
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那么约束起效果后，结果就是dst_gray_code[3:1] 3bit信号到达寄存器D端的时间在dst_gray_code[0]到达D端时刻t的 [t-0.3 : t+0.4]范围内，这样对于grayCode来说是否可以呢？可以正向用set_max_delay+set_date_check来约束，分别设定某类接口的maxDelay和信号之间【clk，多bit数据，控制信号等】的skew。set_data_check 和set_max_delay是有很大区别的，约束，比如一些高速接口相关信号间的约束。
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本文将从基础概念和实践方法两个方面对数字集成电路静态时序分析进行详细介绍。 首先，静态时序分析的基础概念包括时钟域、建立时间、保持时间和时钟偏斜等。时钟域指的是电路中由同一个时钟信号驱动的所有触发器...
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《数字集成电路静态时序分析》学习笔记
"《数字集成电路静态时序分析基础》是一门关于集成电路验证和静态时序分析的网络课程，主要讲解了TCL语言的基础知识以及在数字集成电路分析中的应用。" 在数字集成电路的设计和验证中，静态时序分析（Static Timing...
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输出/输入延迟约束
Jackiezhang1993的博客
06-14 3711
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set_disable_timing和set_data_check，相关一条efuse时序违反路径的梳理。
学而不思则罔，思而不学则殆
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set_disable_timing一般是要求一个lib cell，例如set_disable_timing -from cell.输入 -to cell.输出。 datacheck，类似AEN当时钟，RDEN当数据，两个数据信号检查setup路径时序。如果report_timing这条时序路径的时候，应该是-from AEN -to RDEN，类似-from clk_xx -to dff_cell.D set_disable_timing要求必须有-from和-to，成对出现。如果只set_disab..
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