1. 总结
建立时间是分析相邻两个时钟沿,保持时间是单个时钟沿。
建立时间裕量= 周期T-寄存器延时tco-组合逻辑延时tcmob-建立时间tsu
保持时间裕量= 寄存器延时tco+组合逻辑延时tcmob-保持时间thd
因为裕量要大于0,所以建立时间和保持时间有上限
周期T-寄存器延时tco-组合逻辑延时tcmob > 建立时间tsu
寄存器延时tco+组合逻辑延时tcmob > 保持时间thd
建立时间限制组合逻辑延时tcmob的最大值。
保持时间限制组合逻辑延时tcmob的最小值。
时序路径分为4种:
1. 输入端口到FPGA内部时序单元的路径;
2. FPGA内部时序单元到FPGA内部时序单元的路径;
3. FPGA内部时序单元到输出端口的路径;
4. 输入端口到输出端口的路径;
2. 建立时间与保持时间详情
在Setup检查中source clock一定超前于destination clock。
分析destination clock之前的时钟沿
选取最严格的情况,即选取setup2这种。
在Hold检查下destination clock超前于source clock。
分析source clock之前的时钟沿
选取hold slack最小
选取Hold1a
时序路径
in_port --- FF1.D
FF1.C ----FF2.D
FF2.C ---- outport
inport ---- outport