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RSS订阅原创 HDLbits题解之--2.Verilog Language-2.2Vectors
【代码】HDLbits题解之--2.Verilog Language-2.2Vectors。
2022-09-01 19:25:55
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原创 HDLbits题解之--5.Verification:Writing testbenchs
【代码】HDLbits题解之--5.Verification:Writing testbenchs。
2022-08-27 21:55:36
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原创 HDLbits题解之--2.Verilog Language-2.1Basics
【代码】HDLbits题解之--2.Verilog Language-2.1Basics。
2022-08-27 21:42:09
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原创 IC设计中的Gvim文本编辑器
Gvim是类似于记事本的代码编辑工具，具有丰富的代码补全、编译及错误跳转等便于编程的功能，在IC开发领域有着广泛的应用，学习使用好Gvim的使用技巧，就能更好地搬砖啦。以上是对Gvim使用的一些使用技巧的总结，由于本人刚刚入行，所发布内容比较基础，对于简单的模块的编写来讲足够了，但是对于复杂的一些操作，大家可以参考别人的正则表达式等，也欢迎大家在评论区指出，对于IC设计来讲，有哪些好的快捷操作，让我们共同学习进步。...
2022-08-27 16:53:04
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原创 IC设计中常用的Linux命令
在数字IC的设计中，少不了一些涉及Linux的命令，现将一些常用的命令进行记录，一是方便自己的查阅，二是和大家交流学习，不断提高。以上便是我对于IC设计中的一些常用命令的整理，由于刚刚参加工作，对于一些命令的使用也没有特别熟悉，另外对于命令的总结也不完全全面，希望大家能在评论区补充指正，我再进行学习和补充。......
2022-08-27 13:51:32
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转载 Xilinx 7系FPGA总览
本文转载自：Xinlinx 7系列FPGA概览 转载说明：关于7系列FPGA的认识，这篇文章写的还是比较好的，虽说数据手册上都有，但是不是每个人都有功夫去看的，这样看起来，这篇博文就很有意义，对7系列FPGA有一个总体的认识。最后谢谢原文作者。 1.Xilinx的四个工艺级别 Xilinx目前主要产品有四个工艺等级，通常情况下，Xilinx的产品每个工艺都会有Spartan、Artix、Kintex和Virtex四个族，如下图所示。 其中45nm工艺的...
2021-08-09 11:56:34
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转载 FIFO最小深度计算问题
IC/FPGA逻辑设计笔试题中最常见的体型莫过于FIFO最小深度的计算了，以前看到过计算FIFO最小深度，需要代入公式，直到看到这篇文档，才觉得使用逻辑分析的方法来看更能让人理解的更为深刻。 文档把计算FIFO的最小深度的情况几乎列全了，所以几乎可以说看完这篇几乎就掌握了所有计算FIFO深度的问题了。（感谢作者） 计算FIFO深度最小深度的总的思路大概是： 算出写时钟周期，读时钟周期； 从描述中提取...
2021-08-06 11:54:29
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原创 FPGA原语简介
目录原语简介原语的分类时钟相关的原语IBUFGIBUFGDSBUFGBUFGPBUFGCEBUFGMUXBUFGDLLDCM接口相关的原语IDDRODDR原语简介原语，即primitive，原语类似最底层的描述方法，是不同厂商针对自己FPGA芯片提供的底逻辑资源的描述。因此不同的厂商，原语不同，同一家的FPGA，由于不同系列的芯片内部资源一般不同，原语也是不通用的。使用原语的好处，可以直接例化使用，不用定制IP。我们在进行FPGA开发时的HDL代码在进行综合后的输出就是由原语组成的逻辑网表，因此原语是不
2021-08-05 15:35:06
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转载 通过SPI配置高速ADC
接着上一篇LVDS接口ADC，这篇讲它的SPI配置。SPI的时序图如下，一个三个信号，CSB片选低有效，SCLK时钟，SDIO数据。时钟下降沿发送数据，上升沿采样。然后就是跟厂商密切相关的定义了，这个每个厂商的芯片协议字都不一样，其实就是具体的比特代表的含义。 首位比特：1代表...
2020-09-21 21:27:29
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转载 P问题、NP问题、NP完全问题和NP难问题
在讲P类问题之前先介绍两个个概念：多项式，时间复杂度。(知道这两概念的可以自动跳过这部分)1、多项式：axn-bxn-1+c恩....就是长这个样子的，叫x最高次为n的多项式....咳咳，别嫌我啰嗦。。有些人说不定还真忘了啥是多项式了。。例如第一次看到的鄙人→_→2、时间复杂度我们知道在计算机算法求解问题当中，经常用时间复杂度和空间复杂...
2020-09-15 22:15:12
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转载 语音算法学者
详细内容见群文件，欢迎大家加入音频/识别/合成算法群交流学习，谢谢！本内容原创，转载和使用请注明出处，谢谢配合；Zheng-Hua Tan 的主页：http://kom.aau.dk/~zt/index.htm#Research%20interests （谭政华博士曾经是美国麻省理工学院（MIT）计算机科学与人工智能...
2020-09-15 22:13:50
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转载 学术搜索，Web Of Science 核心合集检索方法，SCI分区及影响因子查看方法
文章目录1 SCI 简介2 检索方法3 LetPub网站查询分区4 Web Of Science网站期刊最新影响因子查询5 关于学术写作其他内容当我们开始研究...
2020-09-04 08:45:21
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转载 FFT ip核
在VIVADO中建立一个FFT核，只要依下图步骤就可以开始配置一个FFT核：需要配置的参数有三个标签页，需要一一配置第一个标签页里主要配置通道数，点数，时钟，吞吐量，结构，以及是否可以运行时配置，需要注意的是结构的配置会影响调整因子。第二配置页主要是数据宽度，格式，控制信号，输出方式，和可选的控制信号。需要注意的是输据的输入是...
2020-08-24 15:21:27
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转载 Vivado之增量编译的实现
增量编译对于电路设计之后的调试非常重要，每次也许只修改了一行代码，改了某个值，如果没有增量编译，就只能重新跑一边项目，对于小项目貌似没有太大影响，但是对于一个大项目，每次改一点内容就要重新进行一遍综合，实现，生成比特流，这个过程及其浪费时间，所以增量编译是很必要的。下面是官方对于增量编译的描述：增量编译：使用增量编译满足最后时刻 ...
2020-08-13 10:03:13
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转载 使用IP核自带Testbench进行仿真
Vivado中IP Catalog内的大多数IP核都提供了一个TestBench，用于单独仿真该IP核。在设计中可以使用这个TestBench来仿真测试IP核的功...
2020-08-08 17:40:16
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转载 ILA(集成逻辑分析器)的使用
本文内容学习自正点原子ZYNQ领航者FPGA视频-P71.ILA介绍 ILA(Integrated Logic Analyzer)集成逻辑分析器:即Vivado的在线逻辑分析仪，其借用了传统逻辑分析仪的理念以及大部分的功能，并利用FPGA 中的逻辑资源，将这些功能植入到FPGA 的设计当中。ILA是用IP核的形式实现的。...
2020-08-06 14:40:37
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转载 Verilog 三种计数器写法
时钟周期 频率50MHz 倒数为1/（5*108）s=20ns,凑够一秒需要5 * 108个。ms us ns ps0计数器设计要点1 初始值a) 复位值...
2020-08-03 02:18:41
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转载 https://blog.csdn.net/zxczyx/article/details/82255455
在使用Vivado 的SDK进行在线调试时，需要将FPGA的bit文件烧写到FPGA中，但是在使用SDK烧写程序之前必须将已经固化在FPGA的程序给擦除掉。下面就是擦除的方法。 先打开Vivado，将板卡用JTAG线连接到电脑并...
2020-08-02 16:01:43
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转载 Vivado里程序固化详细教程
Vivado里程序固化详细教程编者注：初玩FPGA开发板，我们都会遇到这种情况，每次事先写好的程序编译成功后，下载到板子里，输出结果十分赏心悦目，随着掉电之后，...
2020-08-02 14:28:08
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转载 FPGA中的缓冲与驱动那些事
目录 转载说明原文精彩片段缓冲：驱动：转载说明为解决问题而学习才是由效率的，今天重新看了以前的那个项目的Verilog HDL程序，到现在我还没有弄明白细节，只有慢慢蚕食。看到了这样一串程序：generate genvar j; for(j=0;j<10;j=j+1): ibufds10 begin ...
2020-08-01 11:12:05
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转载 DSP与FPGA之间简单的通信时序
DSP与FPGA采用EMIF接口通信，即将FPGA作为DSP的外部SRAM，只需设置EMIF控制的存储器为SRAM类型即可，DSP通过EMIF接口读写SRAM的时序如下: 参考datasheet《tms320dm642.pdf》 可以根据以上时序图编写FPGA代码，以下仅供参考：moduleDSP_FPGA( &nb...
2020-08-01 09:51:46
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转载 Vivado里程序固化详细教程
Vivado里程序固化详细教程编者注：初玩FPGA开发板，我们都会遇到这种情况，每次事先写好的程序编译成功后，下载到板子里，输出结果十分赏心悦目，随着掉电之后，...
2020-07-31 01:57:00
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转载 Vivado 快速合并两个工程
情景描述：有两个单独可运行的样例工程A和B，现在需要在一块FPGA板上实现这两个工程的功能总和。现首先需要将两个工程文件合并，此博客即说明我是如何快速合并两个样...
2020-07-31 01:01:02
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转载 Vivado中Debug的用法总结
目录方式一：代码中例化ILA IP核方式二：通过网表标记方式三：代码中Mark_debugVivado中提供了多种Debug的操作方式，下面就来总结一下：方式一：代码中例化ILA IP核第一种，直接例化ILA IP核：需要探测多少个信号，信号的位宽是多少，直接选择即可：下面界面可以选择探测信号宽度以及触发方式：可...
2020-07-28 19:19:43
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转载 Vivado 在线调试
之前的博文中介绍了ila核的使用，但是在使用了多次之后发现，ila核在使用过程中会出现一下问题，而且使用起来比较麻烦。所以在这里介绍另一种快捷的在线调试方法。一：工程编译成功之后点击Open Synthesized Design二：添加debug信号点击next,到如下界面,点击图中按钮点击下图中的ok进入到信号添加界面，选择要添加的信...
2020-07-28 19:17:16
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转载 Vivado 工程文件的结构
project_name.cache：Vivado 软件的运行缓存project_name.hw：所有波形文件project_name.ip_user_files：用户关于 IP 的文件project_name.runs：编译与综合结果，.\impl_1 文件夹中的.bin 和 .bit 即为编译生成的可执行文件project_...
2020-07-28 16:39:45
2012
转载 Xilinx Vivado的使用详细介绍（2）：综合、实现、管脚分配、时钟设置、烧写
前面一篇介绍了从新建工程一直到编写代码进行行为仿真，这篇继续进行介绍。修改器件型号新建工程时选择过器件型号，如果新建好工程后需要修改型号，可以选择菜单Tools - Project Settings。弹出窗口中，点击Project Device右侧的按钮，即可选择器件型号。综合（Synthesis）综合类似于编程中的编译。在Flow Navigator或Flow菜单中，选择Synthesi...
2020-07-28 16:05:44
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转载 Xilinx FFT ip核的使用
文章目录概述主要端口描述相关标志信号配置通道具体使用Configuration TabImplementation TabDetailed Implementat...
2020-07-14 19:29:33
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转载 VHDL
一、VHDL简介VHDLVHDL（Very High Speed Hardware Description Language)超高速硬件描述语言。VHDL是工业标准的文本格式语言，支持仿真和综合，是一种并发执行的语言。VHDL支持结构化设计和TOP-DOWN设计方法。其描述与工艺无关，支持多风格的描述方法。VHDL的历史：1982年，诞生于美国国防部赞助的VHSIC（Very High Speed Integrated Circuit）项目。1987年底，VHDL被IEEE和美国国防部确认无标准
2020-07-10 22:22:35
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原创 AD9268 SPI配置
AD9268 串行接口（SPI）AD9268串行端口接口（SPI)允许用户利用ADC内部的一个结构化寄存器空间来配置转换器，以满足特定功能和操作的需要。SPI具有灵活性，可根据具体的应用进行定制。通过串行端口，可访问地址空间、对地址空间进行读写。存储空间以字节为单位进行组织，并且可以进一步细分成多个区域，如存储器映射部分所述。使用SPI的配置该ADC的SPI由三部分组成：SCLK/DFS引脚、SDIO/DCS引脚和CSB引脚(见表14)。SCLK/DFS(串行时钟)引脚用于同步ADC的读出和写入数据。
2020-07-10 11:34:33
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转载 dB,dBm,w,dBw,mw的换算关系
dBm是一个表示功率绝对值的值（也可以认为是以1mW功率为基准的一个比值），计算公式为：10log（功率值/1mw）。 这里将dBm转换为W的口算规律是要先记住“1个基准”和“2个原...
2020-07-08 17:16:43
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转载 双口RAM及Vivado RAM IP核的使用
目录1.双口RAM概述2.Vivado 双口RAM IP核2.1 Block Memory Generator概述2.2 真双口RAM的设置2.2.1 Basic设置2.2.2 Port设置3.双口RAM例程4.仿真4.后记5.参考文献1.双口RAM概述双口RAM（dual port RAM）在异构系统中应用广泛...
2020-06-24 11:39:39
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转载 Xilinx IP核之FIFO
文章目录背景1、FIFO的介绍2、IP核的配置3、同步FIFO工程实例4、异步FIFO1、读写指针的概念2、FIFO满空标志的产生3、如何判断读写指针相等时候，为...
2020-06-24 11:00:59
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转载 Xilinx FPGA 用户原语介绍
原语，即primitive。不同的厂商，原语不同；同一家的FPGA，不同型号的芯片，可以也不一样；原语类似最底层的描述方法。使用原语的好处，可以直接例化使用，不用定制IP；即可通过复制原语的语句，然后例化IP，就可使用；Xilinx是通过直接修改原语中的参数再例化IP来使用；Xilinx公司的原语分为10类，包括：计算组件，IO端口组件...
2020-06-23 10:09:46
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转载 Xilinx IDDR和ODDR原语
IDDR和ODDR原语是针对7系列芯片使用，spand可以使用IDDR2和ODDR2IDDR三种模式OPPOSITE_EDGE Mode传统的输入DDR解决方案或OPPOSITE_EDGE模式是通过ILOGIC模块中的单个输入实现的。 数据在时钟的上升沿通过输出Q1提供给FPGA逻辑，在时钟的下降沿通过输出Q2提供给FP...
2020-06-23 09:57:01
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转载 Vivado中Debug的使用方法
目录方式一：代码中例化ILA IP核方式二：通过网表标记方式三：代码中Mark_debugVivado中提供了多种Debug的操作方式，下面就来总结一下：方式一：代码中例化ILA IP核第一种，直接例化ILA IP核：需要探测多少个信号，信号的位宽是多少，直接选择即可：下面界面可以选择探测信号宽度以及触发方式：可...
2020-06-19 16:45:51
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转载 DCM、PLL、PMCD、MMCM的区别与联系
目录前言也很重要：简介：数字时钟管理器（DCM）相位匹配时钟分频器（PMCD）前言也很重要：由于XIlinx FPGA分为很多器件系列，而且不同系列的FPGA包含的时钟管理资源还不一样，于是我们经常遇到DCM、PLL、PMCM、MMCM这些专用术语，出现的比较混乱，让人很是迷惑。例如在Spartan_6系列的FPGA中，我...
2020-06-19 11:53:50
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2020-03-06
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