- 打开Vivado,打开对应工程,点击左侧Flow Navigator-->PROJECT MANAGER-->Settings,打开设置面板。
- 点击Project Settings-->Simulation选项卡,如下图所示。
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将Target simulator设为Modelsim Simulator。
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在下方的Compilation栏中,点击Verilog options右侧的…按钮,添加D:/Program_Files/ModelSim_2020.4/verilog_src/uvm-1.1d/src作为Verilog Include Files Search Paths,如下图所示。注意,D:/Program_Files/ModelSim_2020.4是我的Modelsim安装地址,Modelsim安装目录下就有对应的UVM库,这里选择verilog_src/uvm-1.1d/src。
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在modelsim.compile.vlog.more_options中,输入D:/Program_Files/ModelSim_2020.4/verilog_src/uvm-1.1d/src/uvm_pkg.sv。同样,D:/Program_Files/ModelSim_2020.4是我的Modelsim安装地址,Modelsim安装目录下就有verilog_src/uvm-1.1d/src/uvm_pkg.sv。
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将Compilation栏切换为Simulation,在下方的modelsim.simulate.vsim.more_options中,输入-sv_lib D:/Program_Files/ModelSim_2020.4/uvm-1.1d/win64/uvm_dpi。,如下图所示。
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在左上角Sources窗口中添加对应的设计文件和仿真文件,这里设计文件是dut.sv,仿真文件是top_tb.sv。
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点击左侧Flow Navigator-->SIMULATION-->Run Simulation-->Run Behavior Simulation,运行行为级仿真。
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在Modelsim的Transcript窗口中,可以看到相应输出,当然也可以查看信号波形,如下图所示。
转自:Vivado & Modelsim联合进行UVM仿真指南 - 知乎
Vivado & Modelsim联合进行UVM仿真指南
最新推荐文章于 2024-07-03 16:03:38 发布