Modelsim查看波形窗口内断言（SVA）消息指示器

于 2023-10-14 11:21:53 发布
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分类专栏： Systemverilog verilog FPGA 文章标签： fpga开发
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步骤1：创建工程并编译完成

        在相应目录下创建好工程并编译无错误后；

步骤二：

        在菜单栏中选择“Simulate”—>“Start Simulation”—>“Others”,在“Others Vsim Options”中输入

-msgmode both -displaymsgmode both

步骤三：

        返回“Start Simulation”界面，选择需要仿真的testbench文件，点击“ok”；

步骤四：

        将信号添加到“wave”窗口后，开始仿真；在波形窗口显示的消息如下图所示；

一只迷茫的小狗
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