阿扣的Verilog HDL学习笔记①

 

《Verilog HDL 数字设计与综合》

<Verilog HDL  A Guide to Digital Design and Synthesis>  

 by Samir Palnitkar

 

---------------------Verilog基础知识-------------------------

第1章 Verilog HDL数字设计综述

1.1数字电路CAD技术发展史

•  早期：真空管+晶体管的数字电路↓
•  第一代IC--小规模集成电路，门数少
•  单个芯片布置数百个逻辑门--中规模集成电路
•  数千个逻辑门集成--大规模集成电路；用电路和逻辑仿真技术进行功能验证（面包板等）
•  超过10万个晶体管集成--超大规模集成电路；计算机辅助技术进行设计&验证&布局布线。自底向上，用小功能模块搭建高层功能模块，然后用逻辑仿真工具验证

1.2硬件描述语言的出现

• Verilog HDL：1983 Gateway Design Automation公司
• VHDL：美国国防部高级研究计划署
• 80年代后期，逻辑综合工具发展，HDL可在寄存器传输级进行电路描述。只需描述寄存器之间的数据的数据移动和处理，而逻辑门和连接数据则由逻辑综合工具自动从RTL描述中提取。
• 在系统级设计中，HDL用以仿真电路板、互联总线、FPGA、PAL……。一般用HDL设计单个芯片，用仿真来验证系统功能。
• Verilog HDL是公认IEEE标准。
• 1995获得IEEE 1364-1995；最近IEEE 1364-2001

1.3典型设计流程

• 上图白框是设计描述层次，灰框是设计过程。
• ①设计要求说明：编写设计电路的技术指标和功能要求，抽象描述电路的功能、接口和总体结构；
• ②行为级描述：分析电路功能、性能、标准兼容性……。用HDL编写。
• ③转换为RTL级描述：手工完成。详细描述电路功能的数据流。
• ④转换为门级网表：用逻辑综合工具完成。从逻辑门和连接关系来描述电路结构，需满足时序、面积、功耗要求。
• ⑤生成电路版图：用自动布局、布线工具读入网表得出。
• ⑥验证，制片。

1.4&1.5硬件描述语言的意义&Verilog HDL的优点

• 抽象的电路描述，在RTL级描述中不必考虑制造工艺；早期进行电路功能验证；便于开发和修改。
• Verilog HDL：通用；层次化设计（可在一个电路模型内描述不同抽象层次）；综合工具广泛支持；制造厂商的逻辑仿真元件库；编程语言接口PLI（自行配置仿真器）。