carldada-CSDN博客

原创 Verilog 算数移位运算

参考文件1：Verilog HDL A Guide to Digital Design and Synthesis, Second Edition 第103页

2020-11-10 21:26:33 708

原创惯性延时和传输延时

固有延时也是惯性延时，是任何电子器件都存在的一种延时特性，主要物理机制是分布电容效应。传输延时：与固有延时相比，其不同之处在于传输延时时表达的是输入与输出之间的一种绝对延时关系。传输延时并不考虑信号持续的时间，它仅表示信号传输推迟或延迟了一个时间段，这个时间段即为传输延时。...

2020-11-10 21:16:22 3516

一、module内部有效的定义用parameter来定义一个标志符代表一个常量，称作符号常量，他可以提高程序的可读性和可维护性。parameter是参数型数据的关键字，在每一个赋值语句的右边都必须是一个常数表达式。即该表达式只能包含数字或先前已经定义的参数。parameter msb=7; //定义参数msb=7parameter r=5.7; //定义r为一个实型参数5.7parameter byte_s...

2020-11-10 20:48:58 3668

原创 Verilog 模块的组成

参考文件1：Verilog HDL A Guide to Digital Design and Synthesis, Second Edition 第62页

2020-11-10 16:53:48 631

原创 Verilog 数组的访问

reg [4:0] port_id[0:7]; // Array of 8 port_ids; each port_id is 5 bits wide 一维数组，数据长度数5bitport_id[3] = 0; // Reset 3rd element (a 5-bit value) of port_id arrayreg [63:0] array_4d [15:0][7:0][7:0][255:0]; //Four dimensional arrayarray_4d[0][0][0][0][..

2020-11-09 22:09:51 1237

原创 Verilog 变量作为数据的下标

Variable Vector Part SelectAnother ability provided in Verilog HDl is to have variable part selects of a vector. Thisallows part selects to be put in for loops to select various parts of the vector. There aretwo special part-select operators:[<start

2020-11-09 21:55:00 3047

原创 Verilog $stop $finish

Stopping and finishing in a simulationThe task $stop is provided to stop during a simulation.Usage: $stop;The $stop task puts the simulation in an interactive mode. The designer can then debugthe design from the interactive mode. The $stop task is us

2020-11-09 21:42:54 952

原创 Verilog 监控 Monitor

Monitoring informationVerilog provides a mechanism to monitor a signal when its value changes. This facility isprovided by the $monitor task.Usage: $monitor(p1,p2,p3,....,pn);The parameters p1, p2, ... , pn can be variables, signal names, or quoted str

2020-11-09 21:39:25 1671

原创 Verilog中的X和Z值

X or Z valuesVerilog has two symbols for unknown and high impedance values. These values are veryimportant for modeling real circuits. An unknown value is denoted by an x. A highimpedance value is denoted by z.12'h13x // This is a 12-bit hex number; 4

2020-11-09 21:02:56 5557

原创 Verilog中未指明长度数据的长度

Unsized numbersNumbers that are specified without a <base format> specification are decimal numbersby default. Numbers that are written without a <size> specification have a default numberof bits that is simulator- and machine-specific (must

2020-11-09 20:54:08 846

原创 Verilog 带符号的数值运算乘法器

//1：乘法符号的乘法，根据数据类型来选择乘法器类型，如果A和B都是符号数，则乘法器为带符号乘法器assign r01 = dataA * dataA; //8'b1110 0001assign r02 = dataA * dataB; //8'b1110 0001assign r03 = dataB * dataB; //8'b1 //2：无符号乘法器，将数据转化为无符号数，然后相乘Mult_unsigned Mult_unsigned_inst1 ( .dataa ( da..

2020-11-06 19:45:10 4754

原创 Verilog 带符号的数值运算加法

module TestBench( output signed [9:0] result1, output signed [9:0] result2, output signed [9:0] result3, output [9:0] result4, output [9:0] result5, output [9:0] result6, output [5:0] result7, output [5:0] result8, output [5:0] result...

2020-11-06 16:39:20 3986

原创命名管道的使用

服务器断代码procedure TForm1.btnProcessCreateClick(Sender: TObject);var start: TStartupInfoA;begin //1：创建管道 CreatePipe; ZeroMemory(@Start,Sizeof(Start)); start.cb := SizeOf(start); start.hStdOutput := 0; start.hStdInput := 0;...

2020-10-16 17:38:31 447

原创 rt_err_t rt_thread_sleep(rt_tick_t tick) 函数说明

rt_thread_sleep函数做了两部：1.把调用者线程挂起；2.调用一次线程调度/** * This function will let current thread sleep for some ticks. * * @param tick the sleep ticks * * @return RT_EOK */rt_err_t rt_thread_sleep(rt_...

2019-11-20 14:44:25 2281 1

原创优先级位图算法详解

1：OSRdyGrp、OSRdyTbl[]和OSMapTbl[]这里要先介绍两个数据结构：OSRdyGrp、OSRdyTbl[]。这两个变量协同完成优先级的标定。OSRdyGrp：优先级就绪组这是一个8位的变量。每一个变量对应于OSRdyTbl[]中的一行（实际上是一个元素，但也可以理解为一行）。OSRdyTbl[]：优先级就绪表这是一个数组，有8个成员，每个成员都是8位的变量...

2019-11-20 14:44:14 8042 5

原创 interface的内存自动释放的例子1

unit Unit1;interfaceuses Windows, Messages, SysUtils, Variants, Classes, Graphics, Controls, Forms, Dialogs, StdCtrls;type IMyinterface = interface function GetResult: Double; end;...

2019-03-15 16:30:31 235

原创 Delphi代码和断点错位的问题

问题在编写Delphi的时候遇到一次代码错位的情况，导致代码无法自动补齐，Warning和Error也错位，调试的时候断点也错位。尝试过删掉所有的回车，再重新加回车，依然有错位情况。也尝试过将但文件导入到NotePad和UltraEdit都没有解决该问题，解决方法用CnPack工具的“代码格式化”格式完当前源文件之后解决了该问题。...

2019-02-21 08:53:40 732

原创 STM32F4xx定时器

定时器的时基单元包括：计数器寄存器 (TIMx_CNT) 预分频器寄存器 (TIMx_PSC) 自动重载寄存器 (TIMx_ARR) 重复计数器寄存器 (TIMx_RCR)有阴影的寄存器，表示在物理上这个寄存器对应2个寄存器，一个是程序员可以写入或读出的寄存器，称为preload register(预装载寄存器)，另一个是程序员看不见的、但在操作中真正起作用的寄存器，称为shado...

2019-02-02 23:29:36 3537

原创 STM32F4xx的时钟树

STM32F4xx的时钟树。注意点1：STMF4xx系统共计有三个主要时钟源（HSI、HSE和PLL）和两个次要时钟源（LSE、LSI）。2：SYSCLK可以来自HSI、HSE和PLL，多数采用PLL频率最高能达到168MHz。3：RTC时钟可以来自LSE、LSI和HSE，但只有用LSE时，才能保证系统电源掉电时RTC仍能正常工作。4：可通过多个预分频器配置 AHB 频率、...

2019-01-31 22:48:10 4354

原创 Synchronize使用（VCL的同步）

unit Unit5;interfaceuses Windows, Messages, SysUtils, Variants, Classes, Graphics, Controls, Forms, Dialogs, SyncObjs;type TMyThread = class(TThread) private FCountMs: Integer; ...

2019-01-26 00:53:58 268

原创问题待解决不知原因进入到HardFault中

图一的赋值方式会进入HardFault中断中。用下面的注释中的StrCopy不会进入HardFault。未排查到原因。

2019-01-25 22:22:21 465

原创问题处理 IAR Warning[Pe186]: pointless comparison of unsigned integer with zero。

INT64 LocalTime = 0;UINT64 LastCom485ConnectTime = 0;//ABS的宏定义//-------------------------------------// 求绝对值的宏函数//-------------------------------------#define ABS(x) ((x) >= 0? (x) : -...

2019-01-25 19:43:13 10323

原创重载TPersistent类的AssignTo

unit Unit1;interfaceuses Windows, Messages, SysUtils, Variants, Classes, Graphics, Controls, Forms, Dialogs, StdCtrls;type TMyClass = class(TPersistent) private FMsg: string; pr...

2019-01-25 14:23:16 481

原创数组拷贝，静态数组并非是指针

unit Unit1;interfaceuses Windows, Messages, SysUtils, Variants, Classes, Graphics, Controls, Forms, Dialogs, StdCtrls;type TMyArray = array [0..5] of Integer; TForm1 = class(TForm) ...

2019-01-25 14:13:07 252

原创 DLL库的动态调用

unit Unit1;interfaceuses Windows, Messages, SysUtils, Variants, Classes, Graphics, Controls, Forms, Dialogs, StdCtrls;type TForm2 = class(TForm) btn1: TButton; procedure btn1Click...

2019-01-25 13:35:14 233 1

原创 DLL的静态调用

unit Unit1;interfaceuses Windows, Messages, SysUtils, Variants, Classes, Graphics, Controls, Forms, Dialogs, StdCtrls;type TForm1 = class(TForm) btn1: TButton; procedure btn1Click...

2019-01-25 13:30:45 500 1

原创 DLL的创建

library Project1;{ Important note about DLL memory management: ShareMem must be the first unit in your library's USES clause AND your project's (select Project-View Source) USES clause if your ...

2019-01-25 13:27:29 128 1

原创自定义消息处理的步骤

unit Unit1;interfaceuses Windows, Messages, SysUtils, Variants, Classes, Graphics, Controls, Forms, Dialogs, StdCtrls, Menus;type //定义自己的消息 TMyMsg = record FmsgID: Integer; ...

2019-01-25 13:22:25 568 1

原创通过开放数组，获取动态数组的长度

unit Unit2;interfaceuses Windows, Messages, SysUtils, Variants, Classes, Graphics, Controls, Forms, Dialogs, StdCtrls;type TForm2 = class(TForm) btn1: TButton; mmo1: TMemo; pr...

2019-01-25 13:22:14 717 1

原创字符串与字符数组、字符指针的赋值

unit Unit1;interfaceuses Windows, Messages, SysUtils, Variants, Classes, Graphics, Controls, Forms, Dialogs, StdCtrls;type TForm5 = class(TForm) btn1: TButton; btn2: TButton; ...

2019-01-25 13:22:03 940 1

转载 (转)介绍两个CRC源码生成工具，可生成Verilog和VHDL

介绍两个CRC源码生成工具，可生成Verilog和VHDL一、在线网页生成工具打开http://www.easics.com/webtools/crctool，根据需要设置CRC的多项式参数，点击生成就可以了。二、命令行生成工具点此下载内有使用说明。三、代码分析比较1、网页在线生成代码 1 module CRC5_D8; 2 3 /

2013-07-29 22:32:13 2846 1