DDR4 SDRAM（mig ip）中C0_DDR4_S_AXI_CTRL信号学习

MIG IP配置

在配置位宽的时候，我们可以看到一个不是2的次方的位宽选择：8、16、32、64、72。

此时如果选择72位的数据位宽就会引入ECC校验，该位宽由 64 位数据有效负载和 8 位 ECC组成。

表现在接口上会有一组C0_DDR4_S_AXI_CTRL信号，该组信号需要相关的控制器来控制（比如在我学习的例程中就由Microblaze来控制），如下所示：

在这里我们不去深究Microblaze怎么去控制，我们不需要ECC就可以将位宽限制为64位。

此时接口信号就消除了上述的C0_DDR4_S_AXI_CTRL：

 官方论坛上的回答如下：

参考链接如下： AXI DDR 4 controller (xilinx.com)