FPGA
buaalzm
这个作者很懒,什么都没留下…
展开
-
FPGA学习笔记(四)——一些代码设计规范
时序逻辑和组合逻辑的写法时序逻辑的敏感信号必须是(posedge clk or negedge rst_n)组合逻辑的写法always@(*)值允许使用always,不用assign一个always里面只允许设计一个输出,但可以有多个输入。注意要点:a.组合逻辑不能作为时钟、复位信号;b.组合逻辑一定要写else,避免生成锁存器。begin end以及信号的对齐always、条...原创 2019-08-24 13:48:54 · 389 阅读 · 1 评论 -
FPGA学习笔记(五)——Atom配置Verilog开发环境
在settings->packages下安装这两个包在snippet中设置代码块.v文件的scope是:source.verilog找到snippets.cson文件(我用everything直接搜出来)时序电路模板:'.source.verilog': 'shixu template': 'prefix':'Shixu' 'body':'...原创 2019-08-24 13:55:16 · 1313 阅读 · 0 评论 -
VScode配置Verilog预定义代码块
选择Verilog,打开Verilog.json在里面粘上:"shixu template": { "prefix": "Shixu", "body": [ "always@(posedge clk or negedge rst_n)begin", "if(rst_n==1'b0)begin", "\t\t${1};", "\telse begin", ...原创 2019-08-24 21:46:00 · 3882 阅读 · 0 评论 -
FPGA学习笔记(一)——Verilog语法
设计中不用的语法initial(设计时不用,仿真时使用)task/function(设计不用,仿真时很少用)for/while/repeat/forever(设计不用,仿真很少用)integer(设计不用)模块内部不能有X态、Z态,内部不能有三态接口casex/casez(设计不用,仿真也不用)force/wait/fork(设计不用,仿真很少用)#5,延时语句(设计不用,仿真时...原创 2019-08-20 22:28:36 · 1183 阅读 · 0 评论 -
FPGA学习笔记(二)——模块的例化
模块的例化设计模块module uart( clk, rst_n, vld_in, data_in, uart_out, uart_in, vld_out, data_out, rdy_in);例化模块uart u_uart( .clk (clk_100m), rst_n (sys_rst_n), vld_in (bt_data_out_vld), dat...原创 2019-08-20 22:39:00 · 7360 阅读 · 0 评论 -
FPGA学习笔记(三)——运算符使用注意
信号类型reg/wire1.1 设计代码仅用reg和wire1.2 设计代码:由本模块产生且是用always产生的信号,则用reg类型1.3 测试代码:用initial产生的信号(一般是对测模块的输入),用reg类型1.4 其他都用wire1.5 reg类型的信号,不一定产生寄存器!参数parameter2.1将整个模块的CNT_C_W替换成12parameter CNT_...原创 2019-08-20 22:57:28 · 386 阅读 · 0 评论