选择Verilog,打开Verilog.json
在里面粘上:
"shixu template": {
"prefix": "Shixu",
"body": [
"always@(posedge clk or negedge rst_n)begin",
"if(rst_n==1'b0)begin",
"\t\t${1};",
"\telse begin",
"\t\t${2};",
"\tend",
"end"
]
},
"zuhe template": {
"prefix": "Zuhe",
"body": [
"always@(*)begin",
"${1};",
"end"
]
},
"module template": {
"prefix": "Module",
"body": [
"module ${1:module_name}(",
"\tclk ,",
"\trst_n,",
"\t${2:dout}",
");",
"",
"//参数定义",
"parameter DATA_W = ${3:word_len};",
"",
"//输入信号定义",