VScode配置Verilog预定义代码块

最新推荐文章于 2024-06-24 09:15:15 发布
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分类专栏： 学习 2019暑假学习 FPGA 文章标签： FPGA VScode
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本文链接：https://blog.csdn.net/qq_33833073/article/details/100057696
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本文介绍了如何在VScode中配置Verilog的预定义代码块，通过编辑Verilog.json文件并利用小程序批量处理，避免手动输入大量引号的繁琐工作。
摘要由CSDN通过智能技术生成

在这里插入图片描述
选择Verilog，打开Verilog.json
在里面粘上：

"shixu template": {
		"prefix": "Shixu",
		"body": [
			"always@(posedge clk or negedge rst_n)begin",
			"if(rst_n==1'b0)begin",
			"\t\t${1};",
			"\telse begin",
			"\t\t${2};",
			"\tend",
			"end"
		]
	},
	"zuhe template": {
		"prefix": "Zuhe",
		"body": [
			"always@(*)begin",
			"${1};",
			"end"
		]
	},
	"module template": {
		"prefix": "Module",
		"body": [
			"module ${1:module_name}(",
			"\tclk ,",
			"\trst_n,",
			"\t${2:dout}",
			");",
			"",
			"//参数定义",
			"parameter DATA_W = ${3:word_len};",
			"",
			"//输入信号定义",
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buaalzm
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09-25 3112
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浅谈预定义中的预定义符号，#define，以及符号#，##的相关运用 求个赞求个赞求个赞求个赞 谢谢???? 先赞后看好习惯 打字不容易，这都是很用心做的，希望得到支持你 大家的点赞和支持对于我来说是一种非常重要的动力 看完之后别忘记关注我哦！️️️ 本章节对于初学者来说，是比较简单的，而且我个人认为也非常的有趣，我相信大部分的小伙伴都可以理解 文章目录预定义符号的介绍#define定义符号#define定义宏#符号的使用##符号的使用尾声 预定义符号的介绍 一下这些符号是不需要#define来进行定义的，
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