VHDL实现3-8译码器部分功能以及仿真案例

VHDL实现3-8译码器部分功能以及仿真案例（74HC138，A0-A2,E0-E2,Y0-Y7）

说在前面

该项目为博主数电上机作业，使用ISE14.7编写的VHDL Module以及VHDL Test Bench。感觉现在网上关于vhdl代码的案例较少（或者说供初学者模仿参考入门的资料比较少？），分享给有缘人供学习参考。仅模拟实现由：二进制编码A0-A2、使能端E0-E2不同输入下，输出端Y0-Y7的输出情况。变量按作业规则命名，并无特定规范。

Module部分

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity vm3 is
Port ( zc_A : in STD_LOGIC_VECTOR (2 downto 0);
zc_E : in STD_LOGIC_VECTOR (3 downto 1);
zc_Y : out STD_LOGIC_VECTOR (7 downto 0);
OUTisnotenable : out STD_LOGIC);
end vm3;

architecture Behavioral of vm3 is
signal isnotenable:STD_LOGIC; --signal
begin
isnotenable <= zc_E(1) or zc_E(2) or (not zc_E(3));
OUTisnotenable <= isnotenable;
zc_Y <= “11111110” when (zc_A=“000” and isnotenable