RTL学习记录三（VHDL）

一、有限状态机

有限状态机由状态寄存器、次态逻辑和输出逻辑组成。有限状态机的结构图：

状态寄存器：存储有限状态机的内部状态。在时钟信号的作用下现态跟随次态变化。复位信号用于置初始状态，在时钟信号作用下复位是同步复位，复位信号不受时钟控制是异步复位。

输出逻辑：在现态作用下，经过逻辑组合电路产生输出信号。

次态信号：在输入信号和现态信号作用下，经过逻辑组合产生次态。

moore型有限状态机：有限状态机的输出信号仅与现态有关。

mealy型有限状态机：有限状态机的输出信号不仅与现态有关，而且与所有的输入信号有关。

案例：现在要求设计一个存储控制器，它的具体要求为：

1、存储控制器能够控制能够根据微处理器的读周期或写周期，分别对存储器输出写使能信号we和读使能信号re；

2、存储控制器的输入信号有3个：微处理器的准备就绪信号ready、微处理器的读写信号read_write和时钟信号clk。