加法器的verilog实现（串行进位、并联、超前进位、流水线）

最新推荐文章于 2024-10-14 09:33:18 发布
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分类专栏： 数字集成电路 
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加法器的verilog实现（串行进位、并联、超前进位、流水线）

 

总结：

从下面的Timing summary来看，流水线的频率最高、并行加法器次之，串行进位加法器再次，超前进位加法器最慢。

按理论，超前进位加法器应该比串行进位加法器快，此处为何出现这种情况，原因未知。

并行加法器因为使用加法符号实现的，从RTL图上也可以看到，具体是用加法器实现的，这个加法器是经过优化的，因此速度比较快。

流水线因为减小了组合逻辑的延时，因此可以达到较高的运行频率（注意运行速度与响应速度是不同的概念）。具体是通过缓存中间结果，从而分割组合逻辑实现流水线的。

相应地，串行进位加法器组合逻辑时延较大，因此速度较慢。

资源占用因为涉及到不同类型资源的比较，不较复杂，此处不再分析。

 注意几点：

  1. 有符号数的加法，要进行符号位扩展；
  2. 对流水线加法，注意最后一级是符号扩展，前几级是0扩展；

代码以及综合结果如下。

8bit级联（即串行进位）加法器：

复制代码 
  1 module adder_serial(rst_n,
  2                             clk,
  3                             a,
  4                             b,
  5                             cin,
  6                             sum
  7                                  );
  8      
  9 parameter     DATA_SIZE = 8;
 10      
 11 input rst_n;
 12 input clk;
 13 input [DATA_SIZE - 1 : 0] a;
 14 input [DATA_SIZE - 1 : 0] b;    
 15 input cin;
 16 
 17 output [DATA_SIZE : 0] sum;
 18 
 19 reg [DATA_SIZE - 1 : 0] a_r;
 20 reg [DATA_SIZE - 1 : 0] b_r;
 21 reg cin_r;
 22 
 23 wire [DATA_SIZE : 0] sum_tmp;
 24 wire     [DATA_SIZE - 1 : 0] cout_tmp;
 25 
 26 reg [DATA_SIZE : 0] sum;
 27 
 28 always@(posedge clk)
 29     if(!rst_n)
 30         begin
 31             a_r <= 8'd0;
 32             b_r <= 8'd0;
 33             cin_r <= 1'b0;
 34         end
 35     else
 36         begin
 37             a_r <= a;
 38             b_r <= b;
 39             cin_r <= cin;
 40         end
 41 //级联加法器，本级的进位输出作为下一级的进位输入    
 42 full_adder_1bit u0_full_adder_1bit (
 43     .a(a_r[0]), 
 44     .b(b_r[0]), 
 45     .cin(cin), 
 46     .sum(sum_tmp[0]), 
 47     .cout(cout_tmp[0])
 48     );
 49      
 50 full_adder_1bit u1_full_adder_1bit (
 51     .a(a_r[1]), 
 52     .b(b_r[1]), 
 53     .cin(cout_tmp[0]), 
 54     .sum(sum_tmp[1]), 
 55     .cout(cout_tmp[1])
 56     );
 57  
 58 full_adder_1bit u2_full_adder_1bit (
 59     .a(a_r[2]), 
 60     .b(b_r[2]), 
 61     .cin(cout_tmp[1]), 
 62     .sum(sum_tmp[2]), 
 63     .cout(cout_tmp[2])
 64     );
 65 
 66 full_adder_1bit u3_full_adder_1bit (
 67     .a(a_r[3]), 
 68     .b(b_r[3]), 
 69     .cin(cout_tmp[2]), 
 70     .sum(sum_tmp[3]), 
 71     .cout(cout_tmp[3])
 72     );
 73      
 74 full_adder_1bit u4_full_adder_1bit (
 75     .a(a_r[4]), 
 76     .b(b_r[4]), 
 77     .cin(cout_tmp[3]), 
 78     .sum(sum_tmp[4]), 
 79     .cout(cout_tmp[4])
 80     );
 81 
 82 full_adder_1bit u5_full_adder_1bit (
 83     .a(a_r[5]), 
 84     .b(b_r[5]), 
 85     .cin(cout_tmp[4]), 
 86     .sum(sum_tmp[5]), 
 87     .cout(cout_tmp[5])
 88     );
 89      
 90 full_adder_1bit u6_full_adder_1bit (
 91     .a(a_r[6]), 
 92     .b(b_r[6]), 
 93     .cin(cout_tmp[5]), 
 94     .sum(sum_tmp[6]), 
 95     .cout(cout_tmp[6])
 96     );
 97 
 98 full_adder_1bit u7_full_adder_1bit (
 99     .a(a_r[7]), 
100     .b(b_r[7]), 
101     .cin(cout_tmp[6]), 
102     .sum(sum_tmp[7]), 
103     .cout(cout_tmp[7])
104     );
105 
106 full_adder_1bit u8_full_adder_1bit (  //为计算有符号数的加法，加上符号扩展
107     .a(a_r[7]), 
108     .b(b_r[7]), 
109     .cin(cout_tmp[7]), 
110     .sum(sum_tmp[8]), 
111     .cout()
112     );
113 
114 always@(posedge clk)
115     if(!rst_n)
116         begin
117             sum <= 9'd0;
118         end
119     else
120         begin
121             //sum <= {cout_tmp[7],sum_tmp};    //无符号相加时的结果
122             sum <= sum_tmp;        //有符号相加时的结果            
123         end
124 
125 endmodule
复制代码

testbench：

复制代码 
module adder_serial_tb;

</span><span style="color: #008000;">//</span><span style="color: #008000;"> Inputs</span>
<span style="color: #0000ff;">reg</span><span style="color: #000000;"> rst_n;
</span><span style="color: #0000ff;">reg</span><span style="color: #000000;"> clk;
</span><span style="color: #0000ff;">reg</span> [<span style="color: #800080;">7</span>:<span style="color: #800080;">0</span><span style="color: #000000;">] a;
</span><span style="color: #0000ff;">reg</span> [<span style="color: #800080;">7</span>:<span style="color: #800080;">0</span><span style="color: #000000;">] b;
</span><span style="color: #0000ff;">reg</span><span style="color: #000000;"> cin;

</span><span style="color: #008000;">//</span><span style="color: #008000;"> Outputs</span>
<span style="color: #0000ff;">wire</span> [<span style="color: #800080;">8</span>:<span style="color: #800080;">0</span><span style="color: #000000;">] sum;

</span><span style="color: #008000;">//</span><span style="color: #008000;"> Instantiate the Unit Under Test (UUT)</span>

adder_serial uut (
.rst_n(rst_n),
.clk(clk),
.cin(cin),
.a(a),
.b(b),
.sum(sum)
);

</span><span style="color: #0000ff;">parameter</span> CLK_PERIOD = <span style="color: #800080;">10</span><span style="color: #000000;">;

</span><span style="color: #0000ff;">initial</span> <span style="color: #0000ff;">begin</span><span style="color: #000000;">
    rst_n </span>= <span style="color: #800080;">0</span><span style="color: #000000;">;
    clk </span>= <span style="color: #800080;">1</span><span style="color: #000000;">;
    cin </span>= <span style="color: #800080;">0</span><span style="color: #000000;">;

    #</span><span style="color: #800080;">100</span><span style="color: #000000;">;
    rst_n </span>= <span style="color: #800080;">1</span><span style="color: #000000;">;

</span><span style="color: #0000ff;">end</span>

<span style="color: #0000ff;">always</span> #(CLK_PERIOD/<span style="color: #800080;">2</span>) clk =~<span style="color: #000000;">clk;

</span><span style="color: #0000ff;">always</span>@(<span style="color: #0000ff;">posedge</span><span style="color: #000000;"> clk)
</span><span style="color: #0000ff;">if</span>(!<span style="color: #000000;">rst_n)
    </span><span style="color: #0000ff;">begin</span><span style="color: #000000;">
        a </span>= <span style="color: #800080;">0</span><span style="color: #000000;">;
        b </span>= <span style="color: #800080;">0</span><span style="color: #000000;">;
    </span><span style="color: #0000ff;">end</span>
<span style="color: #0000ff;">else</span>
    <span style="color: #0000ff;">begin</span><span style="color: #000000;">
        a </span>= a + <span style="color: #800080;">1</span><span style="color: #000000;">;
        b </span>= b - <span style="color: #800080;">2</span><span style="color: #000000;">;
    </span><span style="color: #0000ff;">end</span>

endmodule

复制代码

仿真结果：

观察负数、正数相加结果：

可以看到，结果正确。

器件与仿真工具：

Target Device:

xc5vsx95t-1ff1136

Product Version:

ISE 13.1

综合与静态时序报告分析

RTL电路：

资源占用：

Device Utilization Summary

[-]

Slice Logic Utilization

Used

Available

Utilization

Note(s)

Number of Slice Registers

25

58,880

1%

 

    Number used as Flip Flops

25

 

 

 

Number of Slice LUTs

17

58,880

1%

 

    Number used as logic

17

58,880

1%

 

        Number using O6 output only

17

 

 

 

Number of occupied Slices

8

14,720

1%

 

Number of LUT Flip Flop pairs used

30

 

 

 

    Number with an unused Flip Flop

5

30

16%

 

    Number with an unused LUT

13

30

43%

 

    Number of fully used LUT-FF pairs

12

30

40%

 

    Number of unique control sets

1

 

 

 

    Number of slice register sites lost
        to control set restrictions

3

58,880

1%

 

Number of bonded IOBs

28

640

4%

 

Number of BUFG/BUFGCTRLs

1

32

3%

 

    Number used as BUFGs

1

 

 

 

Average Fanout of Non-Clock Nets

2.54

 

 

 

最快频率：

Timing summary: 

 --------------- 
 

 Timing errors: 0  Score: 0  (Setup/Max: 0, Hold: 0) 
 

 

 Constraints cover 112 paths, 0 nets, and 87 connections 
 

 

Design statistics: 
 

    Minimum period:   2.431ns{1}   (Maximum frequency: 411.353MHz) 


并行加法器
思路 ：直接用加法运算符“+”实现。
代码：
 

 
 

   按 Ctrl+C 复制代码 
 
 
 

   按 Ctrl+C 复制代码 
 
 

 

综合后RTL级电路：



仿真结果与级联加法器一致。
 

 
adder_serial Project Status (06/08/2013 - 16:09:02)
 
 
Project File:
 		 
adder_multiplier_fir_2013_06_06.xise
 		 
Parser Errors:
 		 
No Errors
 
 
Module Name:
 		 
adder_parrel
 		 
Implementation State:
 		 
Placed and Routed
 
 
Target Device:
 		 
xc5vsx95t-1ff1136
 		 
    
  • Errors:
 		 
No Errors
 
 
Product Version:
 		 
ISE 13.1
 		 
    
  • Warnings:
 		 
2 Warnings (2 new)
 
 
Design Goal:
 		 
Balanced
 		 
    
  • Routing Results:
 		 
All Signals Completely Routed
 
 
Design Strategy:
 		 
Xilinx Default (unlocked)
 		 
    
  • Timing Constraints:
 		 
All Constraints Met
 
 
Environment:
 		 
System Settings
 		 
    
  • Final Timing Score:
 		 
0  (Timing Report)
 
 

 

 
 

 

 
Device Utilization Summary
 		 
[-]
 
 
Slice Logic Utilization
 		 
Used
 		 
Available
 		 
Utilization
 		 
Note(s)
 
 
Number of Slice Registers
 		 
25
 		 
58,880
 		 
1%
 		 
 
 
 
    Number used as Flip Flops
 		 
25
 		 
 
 		 
 
 		 
 
 
 
Number of Slice LUTs
 		 
9
 		 
58,880
 		 
1%
 		 
 
 
 
    Number used as logic
 		 
9
 		 
58,880
 		 
1%
 		 
 
 
 
        Number using O6 output only
 		 
9
 		 
 
 		 
 
 		 
 
 
 
Number of occupied Slices
 		 
7
 		 
14,720
 		 
1%
 		 
 
 
 
Number of LUT Flip Flop pairs used
 		 
25
 		 
 
 		 
 
 		 
 
 
 
    Number with an unused Flip Flop
 		 
0
 		 
25
 		 
0%
 		 
 
 
 
    Number with an unused LUT
 		 
16
 		 
25
 		 
64%
 		 
 
 
 
    Number of fully used LUT-FF pairs
 		 
9
 		 
25
 		 
36%
 		 
 
 
 
    Number of unique control sets
 		 
1
 		 
 
 		 
 
 		 
 
 
 
    Number of slice register sites lost
        to control set restrictions
 		 
3
 		 
58,880
 		 
1%
 		 
 
 
 
Number of bonded IOBs
 		 
27
 		 
640
 		 
4%
 		 
 
 
 
Number of BUFG/BUFGCTRLs
 		 
1
 		 
32
 		 
3%
 		 
 
 
 
    Number used as BUFGs
 		 
1
 		 
 
 		 
 
 		 
 
 
 
Average Fanout of Non-Clock Nets
 		 
1.76
 		 
 
 		 
 
 		 
 
 
 

Timing summary: 
 

 --------------- 
 

 

 

 

 Timing errors: 0  Score: 0  (Setup/Max: 0, Hold: 0) 
 

 

 

 

 Constraints cover 126 paths, 0 nets, and 36 connections 
 

 

 

 

Design statistics: 
 

 

    Minimum period:   2.261ns{1}   (Maximum frequency: 442.282MHz) 
 


 

超前进位加法器：
 

代码：
 

 
 
 
  复制代码 
 
 
 
  1 module adder_carry_ahead(rst_n,
  2                                 clk,
  3                                 a,
  4                                 b,
  5                                 cin,
  6                                 sum
  7                                      );
  8      
  9 parameter     DATA_SIZE = 8;
 10      
 11 input rst_n;
 12 input clk;
 13 input [DATA_SIZE - 1 : 0] a;
 14 input [DATA_SIZE - 1 : 0] b;    
 15 input cin;
 16 
 17 output [DATA_SIZE : 0] sum;
 18 
 19 reg [DATA_SIZE - 1 : 0] a_r;
 20 reg [DATA_SIZE - 1 : 0] b_r;
 21 reg cin_r;
 22 
 23 wire [DATA_SIZE - 1 : 0] G;
 24 wire [DATA_SIZE - 1 : 0] P;
 25 
 26 wire [DATA_SIZE: 0] sum_tmp;
 27 wire     [DATA_SIZE - 1 : 0] cout_tmp;
 28 
 29 reg [DATA_SIZE : 0] sum;
 30 
 31 always@(posedge clk)
 32     if(!rst_n)
 33         begin
 34             a_r <= 8'd0;
 35             b_r <= 8'd0;
 36             cin_r <= 1'b0;
 37         end
 38     else
 39         begin
 40             a_r <= a;
 41             b_r <= b;
 42             cin_r <= cin;
 43         end
 44 
 45 always@(posedge clk)
 46     if(!rst_n)
 47         begin
 48             sum <= 9'd0;
 49         end
 50     else
 51         begin
 52             //sum <= {cout_tmp[7],sum_tmp};    //无符号相加时的结果
 53             sum <= sum_tmp;        //有符号相加时的结果    
 54         end
 55 /*
 56 assign G[0] =  a_r[0] & b_r[0];        //第0bit加法
 57 assign P[0] =  a_r[0] + b_r[0];
 58 assign sum_tmp[0] = a_r[0] ^ b_r[0] ^ cin_r;
 59 assign cout_tmp[0] =  G[0] + P[0] & cin_r;     
 60            
 61 assign G[1] =  a_r[1] & b_r[1];        //第1bit加法
 62 assign P[1] =  a_r[1] + b_r[1];
 63 assign sum_tmp[1] = a_r[1] ^ b_r[1] ^ cout_tmp[0];
 64 assign cout_tmp[1] =  G[1] + P[1] & cout_tmp[0];
 65 
 66 
 67 assign G[2] =  a_r[2] & b_r[2];        //第2bit加法
 68 assign P[2] =  a_r[2] + b_r[2];
 69 assign sum_tmp[2] = a_r[2] ^ b_r[2] ^ cout_tmp[1];
 70 assign cout_tmp[2] =  G[2] + P[2] & cout_tmp[1];     
 71 
 72 assign G[3] =  a_r[3] & b_r[3];        //第3bit加法
 73 assign P[3] =  a_r[3] + b_r[3];
 74 assign sum_tmp[3] = a_r[3] ^ b_r[3] ^ cout_tmp[2];
 75 assign cout_tmp[3] =  G[3] + P[3] & cout_tmp[2]; 
 76 
 77 assign G[4] =  a_r[4] & b_r[4];        //第4bit加法
 78 assign P[4] =  a_r[4] + b_r[4];
 79 assign sum_tmp[4] = a_r[4] ^ b_r[4] ^ cout_tmp[3];
 80 assign cout_tmp[4] =  G[4] + P[4] & cout_tmp[3]; 
 81 
 82 assign G[5] =  a_r[5] & b_r[5];        //第5bit加法
 83 assign P[5] =  a_r[5] + b_r[5];
 84 assign sum_tmp[5] = a_r[5] ^ b_r[5] ^ cout_tmp[4];
 85 assign cout_tmp[5] =  G[5] + P[5] & cout_tmp[4];
 86 
 87 assign G[6] =  a_r[6] & b_r[6];        //第6bit加法
 88 assign P[6] =  a_r[6] + b_r[6];
 89 assign sum_tmp[6] = a_r[6] ^ b_r[6] ^ cout_tmp[5];
 90 assign cout_tmp[6] =  G[6] + P[6] & cout_tmp[5];
 91 
 92 assign G[7] =  a_r[7] & b_r[7];        //第7bit加法
 93 assign P[7] =  a_r[7] + b_r[7];
 94 assign sum_tmp[7] = a_r[7] ^ b_r[7] ^ cout_tmp[6];
 95 assign cout_tmp[7] =  G[7] + P[7] & cout_tmp[6];
 96 
 97 assign sum_tmp[8] = a_r[7] ^ b_r[7] ^ cout_tmp[7];
 98 */
 99 
100 //+与|的功能是等价的，但是若按照上面的方式
101 //仿真结果错误
102 assign G[0] =  a_r[0] & b_r[0];        //第0bit加法
103 assign P[0] =  a_r[0] | b_r[0];
104 assign sum_tmp[0] = a_r[0] ^ b_r[0] ^ cin_r;
105 assign cout_tmp[0] =  G[0] | P[0] & cin_r;     
106            
107 assign G[1] =  a_r[1] & b_r[1];        //第1bit加法
108 assign P[1] =  a_r[1] | b_r[1];
109 assign sum_tmp[1] = a_r[1] ^ b_r[1] ^ cout_tmp[0];
110 assign cout_tmp[1] =  G[1] | P[1] & cout_tmp[0];
111 
112 assign G[2] =  a_r[2] & b_r[2];        //第2bit加法
113 assign P[2] =  a_r[2] | b_r[2];
114 assign sum_tmp[2] = a_r[2] ^ b_r[2] ^ cout_tmp[1];
115 assign cout_tmp[2] =  G[2] | P[2] & cout_tmp[1];     
116 
117 assign G[3] =  a_r[3] & b_r[3];        //第3bit加法
118 assign P[3] =  a_r[3] | b_r[3];
119 assign sum_tmp[3] = a_r[3] ^ b_r[3] ^ cout_tmp[2];
120 assign cout_tmp[3] =  G[3] | P[3] & cout_tmp[2]; 
121 
122 assign G[4] =  a_r[4] & b_r[4];        //第4bit加法
123 assign P[4] =  a_r[4] | b_r[4];
124 assign sum_tmp[4] = a_r[4] ^ b_r[4] ^ cout_tmp[3];
125 assign cout_tmp[4] =  G[4] | P[4] & cout_tmp[3]; 
126 
127 assign G[5] =  a_r[5] & b_r[5];        //第5bit加法
128 assign P[5] =  a_r[5] | b_r[5];
129 assign sum_tmp[5] = a_r[5] ^ b_r[5] ^ cout_tmp[4];
130 assign cout_tmp[5] =  G[5] | P[5] & cout_tmp[4];
131 
132 assign G[6] =  a_r[6] & b_r[6];        //第6bit加法
133 assign P[6] =  a_r[6] | b_r[6];
134 assign sum_tmp[6] = a_r[6] ^ b_r[6] ^ cout_tmp[5];
135 assign cout_tmp[6] =  G[6] | P[6] & cout_tmp[5];
136 
137 assign G[7] =  a_r[7] & b_r[7];        //第7bit加法
138 assign P[7] =  a_r[7] | b_r[7];
139 assign sum_tmp[7] = a_r[7] ^ b_r[7] ^ cout_tmp[6];
140 assign cout_tmp[7] =  G[7] | P[7] & cout_tmp[6];
141 
142 //为了计算有符号数的加法，加上符号扩展
143 assign sum_tmp[8] = a_r[7] ^ b_r[7] ^ cout_tmp[7];
144 
145 endmodule
 
 
 
  复制代码 
 
 

 

仿真结果前两种加法器。
 

RTL级电路：
 

 

资源占用：
 

 
adder_carry_ahead Project Status
 
 
Project File:
 		 
adder_multiplier_fir_2013_06_06.xise
 		 
Parser Errors:
 		 
No Errors
 
 
Module Name:
 		 
adder_carry_ahead
 		 
Implementation State:
 		 
Placed and Routed
 
 
Target Device:
 		 
xc5vsx95t-1ff1136
 		 
    
  • Errors:
 		 
No Errors
 
 
Product Version:
 		 
ISE 13.1
 		 
    
  • Warnings:
 		 
1 Warning (0 new)
 
 
Design Goal:
 		 
Balanced
 		 
    
  • Routing Results:
 		 
All Signals Completely Routed
 
 
Design Strategy:
 		 
Xilinx Default (unlocked)
 		 
    
  • Timing Constraints:
 		 
All Constraints Met
 
 
Environment:
 		 
System Settings
 		 
    
  • Final Timing Score:
 		 
0  (Timing Report)
 
 

 
 

 
Device Utilization Summary
 		 
[-]
 
 
Slice Logic Utilization
 		 
Used
 		 
Available
 		 
Utilization
 		 
Note(s)
 
 
Number of Slice Registers
 		 
26
 		 
58,880
 		 
1%
 		 
 
 
 
    Number used as Flip Flops
 		 
26
 		 
 
 		 
 
 		 
 
 
 
Number of Slice LUTs
 		 
17
 		 
58,880
 		 
1%
 		 
 
 
 
    Number used as logic
 		 
17
 		 
58,880
 		 
1%
 		 
 
 
 
        Number using O6 output only
 		 
17
 		 
 
 		 
 
 		 
 
 
 
Number of occupied Slices
 		 
10
 		 
14,720
 		 
1%
 		 
 
 
 
Number of LUT Flip Flop pairs used
 		 
32
 		 
 
 		 
 
 		 
 
 
 
    Number with an unused Flip Flop
 		 
6
 		 
32
 		 
18%
 		 
 
 
 
    Number with an unused LUT
 		 
15
 		 
32
 		 
46%
 		 
 
 
 
    Number of fully used LUT-FF pairs
 		 
11
 		 
32
 		 
34%
 		 
 
 
 
    Number of unique control sets
 		 
1
 		 
 
 		 
 
 		 
 
 
 
    Number of slice register sites lost
        to control set restrictions
 		 
2
 		 
58,880
 		 
1%
 		 
 
 
 
Number of bonded IOBs
 		 
28
 		 
640
 		 
4%
 		 
 
 
 
Number of BUFG/BUFGCTRLs
 		 
1
 		 
32
 		 
3%
 		 
 
 
 
    Number used as BUFGs
 		 
1
 		 
 
 		 
 
 		 
 
 
 
Average Fanout of Non-Clock Nets
 		 
2.53
 		 
 
 		 
 
 		 
 
 
 

 
 

 Timing summary: 
 

 --------------- 
 

 

 Timing errors: 0  Score: 0  (Setup/Max: 0, Hold: 0) 
 

 

 Constraints cover 121 paths, 0 nets, and 90 connections 
 

 

Design statistics: 
 

    Minimum period:   3.309ns{1}   (Maximum frequency: 302.206MHz) 
 

流水线加法器：
 

 
 

   按 Ctrl+C 复制代码 
 
 
 

   按 Ctrl+C 复制代码 
 
 

 

仿真结果与前三种加法器一致。
RTL级电路图：


 

资源占用：
 

 
adder_pipeline Project Status
 
 
Project File:
 		 
adder_multiplier_fir_2013_06_06.xise
 		 
Parser Errors:
 		 
No Errors
 
 
Module Name:
 		 
adder_pipeline
 		 
Implementation State:
 		 
Placed and Routed
 
 
Target Device:
 		 
xc5vsx95t-1ff1136
 		 
    
  • Errors:
 		 
No Errors
 
 
Product Version:
 		 
ISE 13.1
 		 
    
  • Warnings:
 		 
50 Warnings (50 new)
 
 
Design Goal:
 		 
Balanced
 		 
    
  • Routing Results:
 		 
All Signals Completely Routed
 
 
Design Strategy:
 		 
Xilinx Default (unlocked)
 		 
    
  • Timing Constraints:
 		 
All Constraints Met
 
 
Environment:
 		 
System Settings
 		 
    
  • Final Timing Score:
 		 
0  (Timing Report)
 
 

 
 

 
Device Utilization Summary
 		 
[-]
 
 
Slice Logic Utilization
 		 
Used
 		 
Available
 		 
Utilization
 		 
Note(s)
 
 
Number of Slice Registers
 		 
65
 		 
58,880
 		 
1%
 		 
 
 
 
    Number used as Flip Flops
 		 
65
 		 
 
 		 
 
 		 
 
 
 
Number of Slice LUTs
 		 
24
 		 
58,880
 		 
1%
 		 
 
 
 
    Number used as logic
 		 
18
 		 
58,880
 		 
1%
 		 
 
 
 
        Number using O6 output only
 		 
18
 		 
 
 		 
 
 		 
 
 
 
    Number used as Memory
 		 
6
 		 
24,320
 		 
1%
 		 
 
 
 
        Number used as Shift Register
 		 
6
 		 
 
 		 
 
 		 
 
 
 
            Number using O6 output only
 		 
6
 		 
 
 		 
 
 		 
 
 
 
Number of occupied Slices
 		 
22
 		 
14,720
 		 
1%
 		 
 
 
 
Number of LUT Flip Flop pairs used
 		 
65
 		 
 
 		 
 
 		 
 
 
 
    Number with an unused Flip Flop
 		 
0
 		 
65
 		 
0%
 		 
 
 
 
    Number with an unused LUT
 		 
41
 		 
65
 		 
63%
 		 
 
 
 
    Number of fully used LUT-FF pairs
 		 
24
 		 
65
 		 
36%
 		 
 
 
 
    Number of unique control sets
 		 
3
 		 
 
 		 
 
 		 
 
 
 
    Number of slice register sites lost
        to control set restrictions
 		 
5
 		 
58,880
 		 
1%
 		 
 
 
 
Number of bonded IOBs
 		 
28
 		 
640
 		 
4%
 		 
 
 
 
Number of BUFG/BUFGCTRLs
 		 
1
 		 
32
 		 
3%
 		 
 
 
 
    Number used as BUFGs
 		 
1
 		 
 
 		 
 
 		 
 
 
 
Average Fanout of Non-Clock Nets
 		 
2.13
 		 
 
 		 
 
 		 
 
 
 

 Timing summary: 
 

 --------------- 
 

 

 Timing errors: 0  Score: 0  (Setup/Max: 0, Hold: 0) 
 

 

 Constraints cover 93 paths, 0 nets, and 116 connections 
 

 

Design statistics: 
 

    Minimum period:   2.221ns{1}   (Maximum frequency: 450.248MHz) 
 

 

 


                

                
                
        

        

    

  


    

      

        

            

              
                
                  F~C~H
                
              
            

            

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                专栏目录
          









                



	

		

			

				
					
[Verilog编程：实现4位超前进位加法器在FPGA上的应用]

				
			

			

				

					带你成为别人眼中的大佬！
				

				

					07-08
					
					568
					
				

			

		

		

			
				
与传统的纯组合逻辑实现的加法器相比，CLA加法器具有更高的速度和更小的延时，这使得它在大规模集成电路和FPGA中的应用越来越广泛。我们将使用结构化的设计方法，首先实现单个全加器（Full Adder，FA）的功能，然后将其扩展为4位加法器。其中，第一个全加器的进位输入为cin，后面三个全加器的进位输入为前一个全加器的进位输出。6.在FPGA板子上下载实现文件，并将a、b和cin连接到相应的开关上，将s和cout输出到LED灯上，测试加法器的实际性能。5.运行仿真，观察波形输出结果，验证加法器的正确性；

			
		

	



                

            
              



	

		

			

				
					
verilog 实现32位加法器（超前进位）

					
热门推荐

				
			

			

				

					耐心的小黑的博客
				

				

					10-03
					
					1万+
					
				

			

		

		

			
				
一、移位相加乘法器—串行形式
1、RTL代码
module unsigned_mul_1 #(
            parameter DATAWIDTH=8
)(clk, x, y, result);
    
    parameter s0 = 0, s1 = 1, s2 = 2;
    
    input clk;
    input    [DATAWIDTH-1:0] x, y;
    output   [DATAWIDTH*2-1:0] result;

    reg      [

			
		

	



              


  
              

                


	

		

			

				
					
串行加法器和并行加法器的区别?

					
最新发布

				
			

			

				

					lucy15302751079的博客
				

				

					10-14
					
					307
					
				

			

		

		

			
				
串行加法器和并行加法器是两种不同的数字加法器，它们在数据处理方式、结构和性能上有显著区别。适用于对运算速度和效率有较高要求的应用，如计算机CPU、数字信号处理器等。能够在一个时钟周期内完成所有位的加法，速度较快，适合高性能要求的应用。每次加法运算仅处理一位，需要通过时钟信号依次传递每个位的结果。由于逐位处理，运算速度较慢，主要受到时钟频率和数据位数的影响。占用的硬件资源相对较少，因为只需处理一位，适合资源有限的环境。需要更多的硬件资源，以支持同时处理多个数据位。性完成所有位的加法运算，提高了运算速度。

			
		

	





	

		

			

				
					
Verilog实现超前进位加法器

				
			

			

				

					qq_40268672的博客
				

				

					02-01
					
					2210
					
				

			

		

		

			
				
超前进位加法器

			
		

	



		

			
		



	

		

			

				
					
Verilog实现串/并行加法器

				
			

			

				

					weixin_30379973的博客
				

				

					04-05
					
					793
					
				

			

		

		

			
				
实现两个N位二进制数dataa、datab的乘积,用简单的方法计算就是利用移位操作来实现。dataa进行位扩展左移累加的操作，datab不便右移的操作。


module Multiply(
clk,rst,
dataa,datab,
dout
);
input clk; 
input rst;
input [7:0] dataa;
input [7:0] datab;
o...

			
		

	





	

		

			

				
					
常用的32位加法器（串行加法器，旁路加法器，分支选择加法器，超前进位加法器）

				
			

			

				

					07-16
				

			

		

		

			
				
本文将详细讨论四种常用的32位加法器：串行加法器、旁路加法器、分支选择加法器和超前进位加法器，并以Verilog语言为例，解释其设计原理和实现方式。  首先，让我们从最基础的串行加法器开始。串行加法器是最简单的...

			
		

	





	

		

			

				
					
Verilog实现设计4bit超前进位加法器及使用4bit加法器设计16bit加法器

				
			

			

				

					06-07
				

			

		

		

			
				
在本文中，我们将深入探讨如何使用Verilog语言来实现4位超前进位加法器（Carry-Lookahead Adder，CLA）以及如何利用4位CLA设计一个16位的加法器。Verilog是一种硬件描述语言（HDL），广泛用于FPGA（Field-...

			
		

	





	

		

			

				
					
【verilog】超前进位（Carry-look-ahead）结构的快速加法器

				
			

			

				

					06-20
				

			

		

		

			
				
要求采用超前进位（Carry-look-ahead）结构。 计算例子： 0110000010000000 + 1000000000000001 = 11110000010000001 (24704) + (-32767) = (-8063)  顶层模块名为add_tc_16_16，输入输出功能定义：  名称	方向	位宽...

			
		

	





	

		

			

				
					
超前进位加法器verilog代码

				
			

			

				

					01-24
				

			

		

		

			
				
4bit超前进位加法器（CLA）源代码，用组合逻辑实现

			
		

	





	

		

			

				
					
8位超前进位加法器的数据流建模+层次建模

				
			

			

				

					11-03
				

			

		

		

			
				
在本主题中，我们主要探讨如何使用Verilog HDL来实现8位超前进位加法器的数据流建模和层次建模。  首先，了解数据流建模和层次建模的概念是至关重要的。数据流建模是一种描述硬件结构的方法，它关注的是数据如何通过...

			
		

	





	

		

			

				
					
verilog实现的基于流水线的128位加法器

				
			

			

				

					11-27
				

			

		

		

			
				
用verilog实现的基于流水线的128位加法器。

			
		

	





	

		

			

				
					
Verilog HDL 基本电路设计6：超前进位加法器

				
			

			

				

					普泽智慧（中国）有限公司
				

				

					03-17
					
					232
					
				

			

		

		

			
				
有志者，事竟成，百二秦关终属楚！苦心人，天不负，三千越甲可吞吴！

			
		

	





	

		

			

				
					
＜Verilog实现加法器＞四位超前进位加法器设计———持续更新版

				
			

			

				

					IC跳跳鱼的博客
				

				

					04-29
					
					4253
					
				

			

		

		

			
				
一，内容介绍
加法器是数字电路中的最基础电路之一，也是CPU的核心功能之一。
在这个专栏，我会把所有我知道的数字电路的加法器相关模型都实现一遍并解释其原理。
编程使用的语言为Verilog，代码风格为强迫症系列风格。
加法器系列链接：
上一篇：4位行波加法器设计
目前：四位超前进位加法器设计
下一篇：暂无

...

			
		

	





	

		

			

				
					
＜Verilog实现加法器＞koggle-stone加法器设计——超前进位加法器改进

				
			

			

				

					IC跳跳鱼的博客
				

				

					04-29
					
					2046
					
				

			

		

		

			
				
一，内容介绍
加法器是数字电路中的最基础电路之一，也是CPU的核心功能之一。
在这个专栏，我会把所有我知道的数字电路的加法器相关模型都实现一遍并解释其原理。
编程使用的语言为Verilog，代码风格为强迫症系列风格。
加法器系列链接：
上一篇：8位进位选择加法器设计
目前：brent-kung加法器设计
下一篇：koggle-stone加法器设计

...

			
		

	





	

		

			

				
					
verilog 编写4级超前进位加法器

				
			

			

				

					weixin_44413306的博客
				

				

					05-23
					
					749
					
				

			

		

		

			
				
超前进位加法器公式如下所示：
Ci+1 = (Ai·Bi)+(Ai·Ci)+(Bi·Ci)=(Ai·Bi)+(Ai+Bi)·Ci;
设
Gi=  (Ai·Bi)
Pi = (Ai+Bi)
则一级进位加法器公式为：
Ci+1= Gi + Pi·Ci
则 4级超前进位加法器各位可推出：

编写两个子模块 分别是一位加法器子模块 以及四级进位逻辑子模块
1、一位加法器子模块代码：
module Add1
(
input a,
input b,
input C_in,
output f,
output g,
out

			
		

	





	

		

			

				
					
基于Verilog HDL的超前进位全加器设计

				
			

			

				

					weixin_30251587的博客
				

				

					04-11
					
					592
					
				

			

		

		

			
				
通常我们所使用的加法器一般是串行进位，将从输入的ci逐位进位地传递到最高位的进位输出co，由于电路是有延迟的，这样的长途旅行是需要时间的，所以为了加快加法器的运算，引入了超前进位全加器。
全加器的两个逻辑表达式
 sum = a ^ b ^ cin;
 co = a & b | (a ^ b) & cin;
　　sum = a ^ b ...

			
		

	





	

		

			

				
					
verilog实现加法器

				
			

			

				

					qq_45771963的博客
				

				

					05-06
					
					1523
					
				

			

		

		

			
				
自己的理解：这里都是按位异或，按位与，如果是多bit的加法器运算，也是先计算低位，再计算高位，同时低位的进位输出是高位的进位输入，因此每一个计算也应该是按位计算，而不是逻辑运算。全加器考虑进位输入Ci。半加器是最简单的加法器，

			
		

	





	

		

			

				
					
数字IC经典电路（1）——经典加法器的实现（加法器简介及Verilog实现）

				
			

			

				

					HFUT90S的博客
				

				

					03-20
					
					4174
					
				

			

		

		

			
				
加法器是数字系统最基础的计算单元，用来产生两个数的和，加法器是以二进制作运算。负数可用二的补数来表示，减法器也是加法器，乘法器可以由加法器和移位器实现。加法器和乘法器由于会频繁使用，因此加法器的速度也影响着整个系统的计算速度。对加法器的设计也一直在更新迭代，反观数字IC初学者，往往只是了解个全加器和半加器，而对一些经典的加法器类型和实现方式却很少了解。

			
		

	



              




          




        



    





    



      

      

        
      

      





	

		
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红包个数最小为10个

      

      

        
        

          
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红包金额最低5元

      

      

        
        

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成就一亿技术人!

          

          

        

        

          

          

            领取后你会自动成为博主和红包主的粉丝
            规则
          

        

      

      

        

          

            
              
            
            

              
hope_wisdom
 发出的红包
            

          

        

        

          

          

          

        

      

    

    

  



      
      

      
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