数字芯片
陈泉秀
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数字电路设计之经典电路
无原创 2022-09-02 16:25:10 · 447 阅读 · 0 评论 -
芯片设计之软件使用
软件eda原创 2022-08-18 19:07:36 · 617 阅读 · 0 评论 -
数字芯片设计之验证
验证sv原创 2022-08-17 20:25:33 · 354 阅读 · 0 评论 -
芯片前端设计工程师
如何成为offer收割机?我刚参加完2022届秋招,拿到联发科、ZEKU、中兴、晶晨、紫光展锐、紫光国芯、国微思尔芯、ESWIN、长鑫、浪潮、昂瑞威、芯海等等offer,通过华为海思优招。其中开价最高有40w。作者想留西安,所以面试主要集中在西安地区,西安地区开价直逼北上等一线城市。在秋招过程中,以下是我总结的芯片前端设计基础知识点。《数字ic设计基础-年薪40w+》压缩包有4部分内容,如下将一一介绍。第一部分: 1-数字ic设计面试基础知识第二部分:code手撕代码环节,华为海思两轮面原创 2021-09-29 15:03:01 · 1834 阅读 · 4 评论 -
交通信号灯
//-----------------------// 交通信号灯 绿-黄-红-绿 循环//-----------------------module traffic_light(input clk,input rst_n,output reg [2:0] light_color_1, //主路:红绿黄output reg [2:0] light_color_2 //支路:红绿黄);reg [2:0] current_state;reg [2:0]...原创 2021-04-30 15:32:21 · 501 阅读 · 2 评论 -
奇数分频
//---------------------// 奇数分频//Author:陈泉秀//---------------------//实现5分频module clk_odd_divider(input clk,input rst_n,output clk_out);reg [2:0] count;reg clk_p;reg clk_n;always@(posedge clk or negedge rst_n) begin if(!rs...原创 2021-04-29 22:19:30 · 204 阅读 · 1 评论 -
门控时钟
我想记录下自己的想法。博客上别人写的有的有错误,有毛刺,而且不精简。以下: module latch_clockgating ( input clk, input enable, output wire clk_out ); reg enable_q; always@(negedge clk) begin enable_q <= enable; end assign clk_out = enable_q&clk;原创 2021-04-28 17:59:51 · 229 阅读 · 0 评论 -
异步复位、同步复位与异步复位同步释放
一、异步复位verilog代码always@(posedge clk or negedge rst_n) if(!rst_n) b <= 1'b0; else b <= a;为何设计简单,节省资源?异步复位设计中,低电平有效得rst_n复位信号直接连接到端口上,节省资源。而同步复位综合得结果会在if语句中出现一个选择器,rst复位信号作为逻辑信号的使能信号,会开销资源。二、同步复位verilog代码alway原创 2021-01-23 18:42:04 · 669 阅读 · 0 评论 -
数字IC设计之1 亚稳态
降低亚稳态同步时钟中时钟周期应该满足 建立时间、保持时间、污染延时时间。否则,出现亚稳态。异步系统中,当违反建立和保持时间时,会输出介于两个有效状态之间的中间级电平。一、多级同步器两个触发器结论:两级触发器已经将亚稳态消除的足够小;三级和更多级虽然能将亚稳态出现概率降得更低,但影响电路效率。增加寄存器进行同步只是降低亚稳态出现的概率,并不能从根本上消除。二、边沿检测同步电路左边:两个同步的触发器,将其他时钟域信号同步到clock2的时钟域中。右边:触发器+..原创 2020-09-15 16:35:05 · 382 阅读 · 0 评论 -
RTL代码之面积与功耗
一、面积在RTL编码中减少设计面积:(1)估计设计使用资源的数量(2)知道哪部分占用了较大面积。1、资源:+、-、x、÷、<、> 都会产生比较大的面积。+:对应一个64位加法器。触发器、加法器、乘法器的使用注意,触发器数量由功能决定,很难减少,由组合逻辑决定,对应的RTL代码是各种操作符。2、多比特会成倍使用资源,在对信号操作前是否能只对需要的部分比特操作。例如 if(A<32)可以换成if(A[5]=1'b1),A如果比32小,A[5]一定是0。用1bit的逻原创 2020-09-14 17:39:10 · 2328 阅读 · 1 评论 -
数字芯片设计流程之verilog设计
数字芯片设计流程:功能验证之前与工艺库没多大联系,验证芯片设计的功能是否正确,针对抽象的代码进行功能验证理想值。一致性验证确保生成的网表和代码设计功能一致;DFT之后是数字后端。静态时序分析,从逻辑综合开始拿给后端,确保每一个阶段没有问题。后仿真,证明加入延迟后功能是否正确。一、verilog设计可综合语句四大关键字:always、if-else、assign、case1、if-else通常被逻辑综合工具映射为多路选择器Multiplex。重构if-else映射硬件.原创 2020-07-21 20:33:55 · 1889 阅读 · 0 评论