AXI学习-字节不变性，非对齐传输，BRESP/RRESP编码，从机Busy指示

最新推荐文章于 2025-03-19 12:47:47 发布
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本文探讨了AXI协议如何处理具有混合字节序的内存访问，重点介绍了字节不变性原则，非对齐传输的实现，以及BRESP/RRESP编码在主机与从机通信中的角色，包括从机的Busy指示机制。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

  1. 字节不变性
  2. 非对齐传输
  3. BRESP/RRESP编码
  4. 从机Busy指示

字节不变性 Byte invariance

为了访问具有混合字节序的单个内存空间，AXI协议使用字节不变的字节顺序结构。

字节不变的字节序指的是对于任何多字节元素的数据结构：
• 该元素使用相同的连续字节存储在内存中，不考虑数据的字节序。
• 字节序决定了这些字节在内存中的顺序，即它决定了该元素的第一个字节是最高有效字节（MSB）还是最低有效字节（LSB）。
• 任何字节传输到地址都通过相同的数据通道线路传递8位数据到相同的地址位置，不考虑其所属的更大数据元素的字节序。

大小端示意图：

非对齐传输

AXI支持非对齐传输，即transfer的第一个字节的地址没有在32-bit 地址边界上。

主机可以：

  • 非对齐起始地址，使用低位地址线
  • 提供对齐地址，使用字节通道strobe 标识非对齐起始地址

BRESP/RRESP编码

从机Busy指示

【ARM AMBA AXI 入门 14 -- AXI 窄位传输 | 非对齐传输| 大小端传输】
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在 AXI 总线协议中，支持多种数据传输，包括窄位传输、非对齐传输和大小端传输。在设计 AXI 总线接口时，处理器的大小端模式需要和外设协商一致，或者设计转换逻辑来处理不同的大小端需求。例如，如果总线宽度是 64 位，但实际只需要传输 32 位的数据，这种情况下，可以进行窄位传输。非对齐传输是指数据的起始地址不是其数据宽度的整数倍。是一个按字节分布的位掩码，每一位对应数据总线上的一个字节。大小端指的是多字节值在内存中的排列顺序。假设有一个 64 位的 AXI 数据总线，希望只写入其中的 32 位。
【ARM AMBA AXI 入门 16 - AXI 写响应通道 BVALID | BREADY | BRESP 详细介绍】
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11-21 3257
当定实现了 写事务延迟功能， AWSNOOP 和 BRESP 必须定义足够的 bits 来满足各种情况的编码。该特性允许主设备（Master）指明一个写事务是否可以被推迟，这通常与系统的负载和带宽管理有关。这是一个主设备（Master）发出的信号，表示主设备已经准备好接收写响应。当主设备准备处理从设备发回的写响应时，它将。这是从设备发出的一个 2 位宽的信号，表示对之前写事务的响应状态。（写响应）信号是有效的。这是一个从设备（Slave）发出的信号，表明与当前写事务相关的。主设备在接收到响应后，必须根据。
【总线】AXI第九课时：介绍AXI响应信号 (Response Signaling)：RRESP和 BRESP
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本章节讲解AXI响应信号 (Response Signaling)：RRESP和 BRESP，理解这一章节，有助于设计和调试基于AXI协议的系统，确保系统能够正确地响应和处理各种事务状态。
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但是，当要取消复位（deassertion）时，必须与 ACLK 时钟信号的上升沿同步进行，也就是只有在 ACLK 的上升沿到来时，才能将 ARESETn 信号置为无效的高电平状态。我使用选通信号，导致只发送8bit[23:16]数据，那么地址的递增变为0 ，1 ，2， 3。那么这个32bit的数据的低8位会被忽略掉，其他的bit的数据会依次填入0x01，0x02, 0x03这三个地址。递增的值取决于传输的大小。读/写数据位宽可以是：8，16，32，64，128，256，512，1024bit。
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卷绕模式为burst=2的情况，包括awburst、arburst，每次进行猝发激励时会计算一个上边界地址和下边界地址（根据start_addr、number_byte、burst_len），每次猝发看地址在[下边界地址，上边界地址)之间，如果猝发地址等于上边界地址则会卷绕会下边界地址，以此类推，上下边界地址计算公式如下： 下边界地址：wrapaddr=(int(addr/(number_byte*burst_len))) *(number_byte*burst_len) 上边界地址：wrapaddr+(
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AXI支持outstanding以及乱序操作，这里需要ID的支持，即编号，不同的应用场景我们可以授予ID不同的含义。比如根据ID怎么返回给对应的master（很多时候并不是一个master就对应唯一一个ID，不同的master使用同样的ID也是有可能的）。非对齐访问，通常情况下，对于32bit的传输，一般是要满足4bytes对齐，即访问地址的低两bit为00。强顺序（Strongly Ordered）：在强顺序模式下，所有的读写操作都是按照程序中的顺序执行的，不会发生任何重排序或乱序执行。
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【ARM AMBA AXI 入门 13 -- AXI 协议中 RRESP 信号详细介绍】
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支持可共享高速缓存意味着系统能够确保不同核心的高速缓存之间数据的一致性，即使在多个核心同时读写同一内存区域的情况下。这通常发生在支持写回缓存的系统中，当一个缓存行被处理器修改后，它将被标记为 “dirty”。在支持高速缓存的系统中，预取操作常用于提前加载数据到高速缓存中，以期望减少未来对该数据访问的延迟。信号用来表示读取事务的响应状态，它由从设备（Slave）发往主设备（Master）来通知读取操作的完成情况。信号是一个 2 位的编码字段，用于指示读取操作是否成功完成，或者在操作过程中是否遇到了错误。
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BVALID信号必须在WVALID和WREADY信号之后。可以在第一个burst还未完成时，即进行第二个burst。写响应信号BRESP必须在最后一笔数据数据完成之后。VALID信号和READY信号同时有效，则方采样。多burst(可outstanding)写传输。写地址和写数据通道之间没有严格的顺序限制。只有当读地址通道完成后才有读数据通道。数据则使用LAST标识最后一笔。数据传输过程只发送首地址。
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