ARM v8 Cortex R52内核 04 时钟和复位 Clocking and Resets

ARM v8 Cortex R52内核 04 时钟和复位 Clocking and Resets

4.1 Clock and clock enables 时钟和时钟使能

Cortex-R52处理器具有一个单一的时钟，驱动着所有的触发器和RAM。各种输入，包括复位输入，都有同步逻辑使它们可以与处理器时钟异步操作。大部分总线都有使能输入，允许它们以处理器时钟的整数倍进行操作。

单个Cortex-R52处理器时钟分配给所有核心和相关逻辑。每个核心使用一个门控时钟，在WFI低功耗模式或WFE低功耗模式下可以禁用。有关这些模式的更多信息，请参见 5.3 Architectural clock gating on page 5-208。

在具有DCLS和Split-Lock的系统中，为冗余逻辑提供了一个单独的时钟输入。这个时钟输入必须与主时钟输入具有相同的频率，并且与主时钟输入保持平衡。在DCLS和Split-Lock配置中，所有输入都必须与时钟同步，以防止由于同步器引起的分歧。

下表显示了时钟信号。

每个处理器总线端口都可以以主处理器时钟的整数分频运行。这是通过使用时钟使能输入实现的。

下表显示了时钟使能信号。

4.2 Reset signals

Cortex-R52处理器具有复位输入，以启用以下操作：

• 整个处理器的冷复位或意外安全错误。
• 关机后单个核心的复位。
• 单个核心的热复位或模拟关机后的复位。
• 整个处理器的调试复位。
• MBIST（内存内建自检测）复位。

只有当特定核心处于静止状态时，才能对其进行重置，而不会影响周围系统。无论是模拟还是实际关机后都会出现这种情况。如果在其他时间需要此功能，例如作为周期性的预防性重置以确保安全，则软件必须首先将处理器置于类似进入关机模式的静止状态中。

下表显示了复位和复位控制信号。

注意：如果配置了DCLS或Split-Lock，所有复位信号必须与处理器时钟同步。

在正常操作中，所有复位信号都被取消置位。

下表显示了各种复位场景及相关的激活复位信号。复位触发器使用异步复位输入。

在置位时，冷复位以异步方式传播到触发器。

所有复位信号在flops进行了同步，以满足时序要求。在逻辑扫描时，所有的复位信号都可以被禁用，包括主输入同步器和为每个核心提供的同步器。

在具有DCLS的系统中，为冗余逻辑提供了单独的复位输入，并且预期它们的行为与主要复位输入相同。唯一例外的情况是如果发生故障，则它们的行为不同。

当Cortex-R52处理器离开复位状态时，它会自动使指令和数据缓存无效，并防止任何查找操作发生，直到此过程完成。在自动缓存失效操作进行期间，核心不使用缓存。这可能会在复位后的短时间内影响核心性能。自动缓存失效还会初始化RAM的ECC综合值。

Reset assertion sequence

在电源启动冷复位期间，所有复位信号同时被激活。如果您在初始上电之外进行复位操作，则信号激活的顺序无关紧要。

重要：在断言复位之前，您必须确保处理器处于静止状态。

Reset deassertion sequence

如果您在同步地取消复位信号，则所有复位信号可以在同一个时钟周期内取消。如果您以异步方式取消复位信号，并且内部复位同步器负责同步复位，则Arm建议您在取消其他复位信号之前先取消nTOPRESET信号。这样可以确保顶层逻辑在处理器核心解除复位之前已经退出了复位状态。

4.3 Reset-related signals

每个核心都有两个复位请求输出，它可以断言以请求一个热复位。Cortex-R52处理器外部的复位控制逻辑决定这些信号是否被纳入复位输入中。

下表显示了与复位相关的信号。

当软件将1写入HRMR.RR时，会断言WARMRSTREQx。当调试器将1写入EDPRCR.CWRR时，会断言DBGRSTREQx。

翻译来源：

Arm® Cortex®-R52 Processor Technical Reference Manual.