【EMC的实战应用和高速高密度PCB设计的方法与思路】

EMC的实战应用和高速高密度PCB设计的方法与思路（1）

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前言

随着电子产品功能的日益复杂和性能的提高，印制电路板的密度及其相关器件的频率都在不断攀升，对于硬件工程师、PCB工程师的技能要求也越来越高。

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一、高速PCB概述与设计流程

①高速PCB的特点:趋向高速、高密度

1、器件管脚密度高
2、PCB布线密度高
3、高度集成化、小型化、轻量化
4、通孔>HDI

②高速PCB设计需要考虑的因素

1、成本控制
2、叠层排布原则
3、布局原则
4、布线原则
5、阻抗设计信号完整性电源完整性
6、EMC设计
7、热设计
8、DFM设计

③什么是高速电路

信号完整性问题的根源在于信号上升时间的减小。即使布线拓扑结构没有变化，如果采用了信号上升时间很小的IC，现有设计也将处于临界状态或者根本就停止工作。

通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量 (比如说 1/3 )就称为高速电路。

实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿(或称信号的跳变)引发了信号传输的非预期结果。因此，通常约定如果线传播延时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应。

④高速信号的确定

一般地，信号上升时间的典型值可通过器件手册给出，而信号的传播时间在PCB设计中由实际布线长度决定。PCB板上每单位英寸的延时为0.167ns。
但是，如果过孔多，器件管脚多，网络线上设置的约束多，延时将增大。
通常高速逻辑器件的信号上升时间大约为0.2ns。

设Tr 为信号上升时间， Tpd 为信号线传播延时。
如果:Tr≥4Tpd，信号落在安全区域。
2Tpd≥Tr≥4Tpd，信号落在不确定区域
Tr≤2Tpd，信号落在问题区域。

当信号属于高速信号时，应该使用高速信号布线方法进行PCB设计。

⑤成功的高速设计需要考虑哪些因素?

1、所有器件进行电源滤波，均匀分配电源，除低系统噪声
2、匹配信号线，减少信号反射
3、降低并行走线之间的串扰
4、减小地反弹效应
5、阻抗匹配

⑥高速PCB设计流程

1、单板整体电路分析:对单板主要芯片方案、电源方案、主要总线、信号流向、接口类型、工艺方案、EMC方案等做整体了解;
2、预布局,前仿真: 在综合考虑满足信号质量，EMC，热设计，DFM等方面的基础上，把器件合理的布置于PCB上。阶段工作质量保证，需要专家确认;
3、布局,布线评审，在满足信号质量，DFM，EMC等规则要求下，所有的飞线布线完毕:
4、后仿真:信号仿真、电源完整性仿真、热仿真;
5、DFM评审:利用DFM软件工具进行自检;
6、输出Gerber文件，投板;

二、叠层与阻抗设计

①PCB叠层理论基础

（1）

（2）

（3） EMC叠层理论 vs 生产工艺

问题:在我们实际对客户的CAD设计、PCB叠层和阻抗预审，往往会遇到客户出于EMC考虑不同意更改叠层方案(以满足工厂的PCB加工和工艺需要)。

原因: EMC设计理论和工艺加工生产的矛盾。
对策: 如果我们熟悉多层线路板的EMC叠层设计理论基础，在PCB设计就对叠层从工艺生产、EMC设计理论、价格因素等多方面去建议。
好处:提高设计人员叠层设计的技术水平，减少后期的工程阻抗确认问题，提高了生产效率。

②叠层设计原则

1、信号层和参考平面层应尽量靠近。在设计的时候应兼顾工艺和批量生产的需要。
误区:例如以前的叠层设计中为了使表层和它相邻的地平面层尽量靠近而选用半固化片3313，结果在批量生产时批量厂家认为3313比较薄、生产时容易出现白斑、成品离不高，最终还是换成2116;

2、电源层和地层应成对出现并尽量靠近。
误区:有客户为了片面的追求电源和地平面靠近，而使电源和地平面之间用2.8mil的半固化片1080，这样在生产中很容易使电源和地在压合的时候击穿，废品率陡增;

3、两个信号层相邻层，应尽量增大两个信号层的距离。
误区:有客户为了追求两个信号层之间的距离最大，而采用了3张7628相叠加，这样在生产中很容易出现滑片，成品率低。

4、在对高速数字单板进行阻抗计算时，线宽不要太宽(一般4-6mil)，这样不仅可以提高单板的布通率，而且减小了线与线之间的串扰。
5、阻抗的连续比片面的追求阻抗满足设计要求更重要，因为阻抗不连续的情况下会导致:反射、振铃、过冲等信号完整性问题。
6、在实际工程确认中，同时满足单端和差分线的阻抗有时候比较困难，特别是一块单板同时有75、90、100、120等多种差分抗需要控制，例同是E1信号我们以前控制过75，也控制过120，都没有因为阻抗问题而在后期实际测试中出现问题;
7、建议在叠层中根据板厚给出一个可批量生产最小孔径的大小，特别是一些厚度大的背板。在实际的PCB设计中，屏蔽和回流地过孔是EMC设计的一种主要手段，而一些PCB设计师很容易忽略板厚和孔径的问题。
8、不要将平面层就认为是一种完整的平面，特别是电源平面。在目前实际的高速设计领域，芯片的速率越来越高、而芯片的电源可能有3种甚至更多，客户处于布线和调试的考虑往往会将一个电源平面分割成若干块。
9、在一些射频板和局部射频单板的叠层中，特别注意微带板和带状线的设计，这些线一般都会要求比较宽、尽量少打过孔、走表层等
10、如建立比较完整的基于工艺、EMC因素的叠层设计模板，在指导PCB设计师完成高速设计会减少相应的工作量，从而提升工作效
率和规范。

③阻抗模板（4-8层）

（1）4层1.6mil

（2）4层2.0mil

（3）6层1.6mil

（4）6层2.0mil

（5）8层1.6mil

（6）8层2.0mil

④阻抗模板（6-12层高TG）

（1）6层1.6mil

（2）6层2.0mil

（3）8层1.6mil

1

2

3

（4）8层2.0mil

1

2

（5）10层1.6mil

1

2

（6）10层2.0mil

1

2

（7）12层1.6mil

1

2

（8）12层2.0mil

1

2

⑤多层板叠层设计的一般原则

1、元件面相邻层为地平面(屏蔽和提供连续的参考平面)；
2、所有的信号层尽可能与地平面相邻；
3、尽量避免两个信号层直接相邻；
4、主电源尽可能与其对应地相邻；
5、兼顾层压结构结构； (翘曲度<0.75%)
6、采用偶数层结构；(制造工艺，成本，层压，翘曲度)

• 合理的层数
  1、单板的层数需根据单板的电源、地的种类、信号密度、板级工作频率、有特殊要求的信号线数量及综合单板的性能指示要求与成本而定；
  2、电源层数的设置原则: 相邻层的关键信号不跨分割区； 3、地的层数设置原则
  3.1、元件面相邻层有相对完整地平面(第二层或倒数第二层) ;
  3.2、高速、时钟等关键信号有相邻地平面;
  3.3、有一对应地平面相邻(如整板供电的3.3V)

⑥叠层案例分析

答：没有最好的，只有最适合的。

1、如果单板中用到多个电源，则电源层就必须被分割成多个实体区域，那么第4层和第6层上的高速走线应尽量避免跨越参考平面上的缝隙如果布线空间允许的话，尽量不要将高速信号走线安排在这两层上。
2、布局时将高速器件放在顶层，高速走线放在第1、3层（根据不要使用返回电路改变参考平面的设计原则)并且顶层的高速走线尽量短。

⑦阻抗设计

在信号传输过程中，信号沿到达的地方，信号线和参考平面(电源或地平面)间由于电场的建立会产生一个瞬间电流，如果传输线是各向同性的，那么只要信号在传输，就始终存在一个电流I，而如果信号的输出电平为V，在信号传输过程中，传输线就会等效成一个电阻，大小为V/I，把这个等效的电阻成为传输线的特性阻抗Z。

阻抗和哪些因素有关？

1.介电常数:材料性质的一种，决定当单位电压下，单位容量内材料可存储的静电能量。介电常数增大，阻抗减小。
2.线路到参考平面距离:距离增大，阻抗增大。
3.线宽:线宽增加，阻抗变小。
4.铜厚:铜厚增加，阻抗变小。
5.相邻线间距(针对差分):间距增大，阻抗增大。
6.绿油厚度:厚度增加，阻抗变小。

阻抗设计

1.某PCB板上的走线比较密，只能用比较小的线宽，通过计算发现阻抗超过了标准，在板材不变(介电常数不变的情况下)，如何调整参数来实现阻抗控制?
2.某PCB板，板厚1.2mm，需要设计成10层板。层间的平均厚度也就是0.1mm左右，又不想走太细的线但是怎么算，4mil走线的阻抗都达不到50欧姆，如何调整参数来实现阻抗控制?

阻抗计算方法（以八层板为例）

表层(Top/Bot层)参考第二层，单端阻抗选用 Coated Microstrip 1B模型，表层单端50欧姆阻抗计算方法如图,最后得到表层50欧姆单端线宽为6mi1。

表层差分阻抗选用Edge-Coupled Coated Microstrip 1B模型，差分100欧姆阻抗计算如图，最后得到的表层100欧姆差分线宽线距为4.7/8mil。

表层(Top/Bot层)射频信号50欧姆阻抗的计算，因为射频信号要有足够宽的线宽，在阻抗不变的情况下，加大线宽就必须增加阻抗线到参考层的距离，所以50欧姆射频信号要做隔层参考也就是参考第三层，阻抗模型选用CoatedMicrostrip 2B阻抗计算方法如图，最后得到表层50欧姆射频信号的线宽为15.7mil。

带状线 (Art03和Art06层)内层单端阻抗选用offeset Stripline 1B1A模型,50欧姆阻抗计算方法如图，计算出来的内层50欧姆单端线宽为5mil。

阻抗计算方法：共面波导阻抗

部分PCB板厚较厚，层数较少，信号线参考其旁边的地线做阻抗，一般在双面板的场合用的比较多。

共面波导阻抗计算参数说明:
1、H1是阻抗线到最近参考层的介质厚度:
2、G1和G2是伴随地的宽度，一般是越大越好
3、D1是到伴随地之间的间距。

阻抗设计:包地线宽和包地间距对阻抗的影响

阻抗设计:阻抗控制偏差

阻抗控制常规是10%偏差，稍微严格一点的，能做到5%，有很多方面的原因：
1、板材来料本身的偏差。
2、PCB加工过程的蚀刻偏差。
3、PCB加工过程层压带来的流胶率等偏差。
4、高速的时候，铜箔的表面粗糙度，PP的玻纤效应，介质的DF频变效应等。
了解阻抗，就一定要了解加工。

阻抗设计: PCB设计的时候，有哪些阻抗不一致的情况?

1.线宽突变
2.互连线跨分割
3.过孔
4.分支结构
5连接器

三、高速PCB布局与布线设计

①布局思路五要素

布局的好坏往往决定着单板的成败。

（1）快速模块化

1、模块化是高速PCB布局常用的一种方法，根据原理图把一个个小功能模块布好后再往板内整体布局。
2、确定的模块可以优先做，比如DDR、电源模块等，或者复用其他单板上相似的模块。
3、模块尽量做成规则的形状，比如正方形或者长方形(有利于布局，也有利于后期调整，甚至改版设计的调整)。
4、把模块当做一个整体来考虑，理清其输入输出。
5、对模块大小有一个整体的把握，要充分利用模块间的空间分清主次，需要特殊处理的地方要提前考虑。

（2）分区设计

工程师必须明确某一组件属于哪一个功能分部。

一个典型的主机板可能包括了各种电路模块如时钟电路，PCI总线单元，总线控制单元A/D，D/A转换电路； I/O电路、开关电源、滤波电路、处理器和存储器电路。
进行PCB布局设计时，我们可依据信号流向对整个电路进行功能模块划分，从而保证整个布局的合理性，达到整体布线路径短，各个模块互不交错，减少模块间互相干扰的可能性。

（3）整体预布局

我们需要对单板有个整体的把握，找个方向 。整体预布可以不受板框大小限制，可以忽略DRC等。做完模块后就应该对各个模块有总体的了解，预布局调整过程中不用看原理图应该知道哪一块是属于电源的，哪里一块是DDR的，哪一块是接口的。

1、由内向外分散布局
这种情况一般是结构未定的单板，可以先放置好主芯片的大概位置，再根据信号流向向外分散预布各个功能模块，不清楚流向我们可以按照飞线来预判断。
这些板一般有些共性:

• 走线要顺，结构可随走线怎么方便怎么放
• 板框尽量小

主动权掌握在我们这里，我们要充分运用这些灵活性。

2、由外向内布局
这种单板一般是有机构要求的，接口都是固定了的。接口的相关器件一般都要求靠近接口放置，由接口往板内布，兼顾电源和主芯片。

（4）模块化预布

1.电源
电源是否稳定可靠是产品设计成功的关键因素之一。
首先应理清整板的电源流向，电源输入插座通常应设置在板的角落。
接下来，对各开关电源转换模块进行预布局工作，
需要理清: 输入，输出，地，采样或反馈

2、SOP、QFN器件预布
对于此类封装，我们要了解封装本身需要扇出多大空间，设计师自己打算用多大空间，找一个折中点

3、BGA器件预布
BGA滤波电容放置:

• 从里到外依次放置
• 先摆十字通道，再摆其它PLL电源
• 大电容均匀放四周或者放电源通道上
• 多出的电容在BGA外围一圈放置。
  

4、BGA外围电源处理
走线也许很容易就完成，但是面对各种各样的电源你也许会无从下手，从源头解决比在后期调整更有效
在布这些器件前，需要理清:

• 它的输入是从哪里来的?
• 输出又是经过哪里进去?
• 打孔到内层是否能处理?
• 是否和走线&冲突?是否会跨分割?
  

（5）优化

• 理清楚方向后就开始着手优化调整。
• 在空间比较充裕的单板上，往往我们把模块做好了，一般都能放进去板框里面。而在做高密度板时，却发现做好的模块没有足够的空间放置，总有一些地方存在冲突不得不重新调整一次，这样有时候会重复很多无用功。在优化模块的时候我们就要先评估一下能否放的进去预定区域。
• 优化模块布局原则:预估空间，合理分配 !

② Fanout设计

在布线阶段，进行模块之间的互连之前，我们需要对模块内部进行fanout。Fanout的主要工作是连接模块内部的短线和模块之间互连线提前孔打出来，包括电源、地孔等。Fanout的好坏直接影响到后期布线质量，效率和美观性。

布线通道概念

③ BGA设计要点

BGA芯片是一种pin排列非常密集的封装，它的设计难点在于:在这么密集的封装内，如何在保证系统电气性能的前提下，顺利的完成芯片内部各种各样的信号和电源的互连。

④BGA Fanout样式

扇出过孔放置在四个焊盘中间位置，保证过孔到焊盘的距离最大（建议采用软件自动扇出功能)

为了BGA出线方便，BGA周围的扇出过孔也需要按照BGA格点大小进行扇出设计。

为了BGA焊接的可靠性，BGA内的过孔都应采用阻焊塞孔设计，焊盘之间也尽量留有阻焊桥。

CPU的布线可以按照以下的步骤进行:
1.根据DataSheet提供的球尺寸和间距，对每个引脚制作单层圆形焊盘0.325mm(Pitch0.65mm)
2.CPU范围内建议采用如下布线参数:

• 线宽: 4mil
• 安全间距: 3.5-4mil
• BGA焊盘直径: 0.325mm
• BGA扇出过孔: 8/14mil

3.采用狗骨通孔(Dog Bone) 图形对BGA的脚进行扇出。

• 方法是:垂直方向以M行及L行为界，水平方向以11和12列为界，将BGA的底部区域分为4个象限。然后在PCB的表层，分别在这4个象限中，在每4个焊盘的正中心部位制作一个通孔。将焊盘用引线引至其对角线方向的通孔。这样制作后，M与L行，11与12列之间是没有通孔的(注:___圈可以在表层引出)
  

标记出连接到1.2V,1.8V,2.5V,3.3V以及DGND网络的引脚焊盘。于是，我们可以使相邻的焊盘共用一个通孔，以节省一些通孔的位置，以便在PCB的Bottom面安排旁路电容。
为了方便显示，我们用不同的颜色标记不同的电压结点。为了给电容留出位置，必须拆除一些BGA引脚之间的通孔。需要注意的是，为了降低焊接加工难度，避免回流焊时通孔漏锡而造成虚焊或者短路，我们需要在旁路电容的焊盘和通孔之间留出足够的空隙。通常安装一个旁路电容，需要相应地拆除3个通孔。
注意:为避免局部过热，请避免3个或3个以上引脚焊盘共享一个过孔。

⑤BGA布线要点

⑥BGA布线思路

规则约束设计 (Power,Clk,Reset,各个模块的class总线)

• 划分地平面划分电源平面
• 模块化布线 ( Fanout和去耦电容)
• 关键信号处理 (RF,CLK,核心小系统)
• 布通率
• 地，电源平面优化

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未完待续。。。。。。
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第四部分:电源完整性PCB设计
第五部分:仿真技术在高速PCB中的应用
第六部分:高密度PCB设计技术的应用_____________________________________________________________________________
相关内容图片来自电源网林超文老师直播课《高速高密度PCB应用与趋势》的学习记录，侵删。