微机原理与接口技术 第二章 十六位微处理器（河北专升本计算机）

一、功能结构类型，寄存器类型

1. 功能结构

功能结构特点:

1. BIU和EU并不是同步工作的，它们按指令流水线原则协调管理：两个部件相互独立、相互配合。
2. 在时间上它们是并行工作，即CPU的EU在执行指令的同时BIU进行取指操作。
3. 提高了CPU的工作效率，充分利用了总线。

（1）执行单元 EU（9个寄存器）

$功能\{\begin{array}{l}1.EU负责所有指令的解释(CU)和执行(ALU)，同时管理有关寄存器。\\ 2.通过译码电路分析，发出相应控制命令，控制ALU数据总线中数据的流向\text{控制ALU数据总线中数据的流向}控制ALU数据总线中数据的流向。\end{array}$

ALU：加减乘除逻辑运算（定点运算（88/86）、浮点运算（8087））
CU（控制单元）控制器

（2）总线接口单元 BIU（5个寄存器（4个段寄存器、1个指令指针寄存器））

BIU的功能是负责CPU与主存储器、I/O设备间的数据传送
$功能\{\begin{array}{l}1.\{\begin{array}{l}计算物理地址\text{物理地址}物理地址，负责从内存单元中预取指令，并送到指令队列暂存\end{array}\\ 2.\{\begin{array}{l}指令流(输入)\{\begin{array}{l}CPU执行指令时，BIU要配合EU，从指定的内存单元或I/0端口中取出数据传送EM\end{array}\\ 数据流(输出)\{\begin{array}{l}把EU的处理结果传送到指定的内存单元或I/O端口中。\end{array}\end{array}\end{array}$

1. 把16位的段地址和16位的位移量，经过地址加法器$\sum$形成20位的物理地址（地址总线）
2. 以此访问$主存（最大寻址空间2^{20}byte=1MB）\text{主存（最大寻址空间220byte=1MB）}主存（最大寻址空间2^{20}byte=1MB）（20根地址线的空间大小）$
   $I/O接口（最大寻址空间2^{16}byte=64KB）\text{I/O接口（最大寻址空间216byte=64KB）}I/O接口（最大寻址空间2^{16}byte=64KB）$

指令队列（8088：4位，8086：6位）：暂存预取指令

每当8086的指令队列中有2个空字节时，BIU就会自动把指令取到指令队列中。

2. 寄存器结构

按功能分为三大类：通用寄存器、控制寄存器、段寄存器

（1）通用寄存器（8个）

$$通用寄存器\{\begin{array}{l}\begin{array}{cc}AX(acum)& 累加器\\ BX(base)& 基址寄存器\\ CX(count)& 计数寄存器\\ DX(data)& 数据寄存器\end{array}\}数据\text{数据}数据寄存器\\ \begin{array}{cc}SP(stackpointer)& 堆栈指针\text{堆栈指针}堆栈指针寄存器\\ BP(basepointer)& 基址指针\text{基址指针}基址指针寄存器\\ SI(sourceindex)& 源变址寄存器\\ DI(Destnindex)& 目标变址寄存器\end{array}\}地址\text{地址}地址寄存器\end{array}$$

AX、BX、CX、DX可以称为数据寄存器
这4个16位寄存器又可分别分成：
$\{\begin{array}{l}低8位（AL、BL、CL、DL）\\ 高8位（AH、BH、CH、DH）\end{array}$

指针寄存器用于寻址内存堆栈内的数据。
$\{\begin{array}{l}SP堆栈指针寄存器\text{堆栈指针寄存器}堆栈指针寄存器，指示堆栈段栈顶\text{栈顶}栈顶的位置。（只能指向偶地址）\\ BP基址指针寄存器\text{基址指针寄存器}基址指针寄存器，表示数据在堆栈段中的基地址\text{基地址}基地址。\end{array}$

变址寄存器常常在变址寻址方式中作为索引指针。
$\{\begin{array}{l}SI源变址寄存器\text{源变址寄存器}源变址寄存器\\ DI目标变址寄存器\text{目标变址寄存器}目标变址寄存器\end{array}$

8086/8088响应中断时，不能自动压入堆栈的是通用寄存器的内容。

（2）控制寄存器（2个）

$$控制寄存器\{\begin{array}{ll}IP(PC)& 指令指针\text{指令指针}指令指针寄存器\\ FLAGE(Flag、PSW、FR)& 标志位\text{标志位}标志位寄存器\end{array}$$

① IP 指令指针寄存器

（指示存储器指令的地址）

1. 随着指令的执行，IP将自动修改以指示下一条指令所在的存储单元位置。
2. IP寄存器是一个专用寄存器。
3. IP寄存器与CS段寄存器联合使用以确定下一条指令的存储单元地址：
   $\{\begin{array}{l}逻辑地址\text{逻辑地址}逻辑地址：CS(段地址):IP(段内偏移地址)\\ 物理地址\text{物理地址}物理地址：CS\ast 16+IP\end{array}$

② Flag 标志位寄存器

用于反映指令执行结果特征或控制指令执行形式.

1. 8088处理器的各种标志形成了一个16位的标志寄存器，9位有效位(6位状态位，3位控制位)
2. 标志寄存器又称为程序状态字寄存器
3. 程序运行需要利用标志的状态

（1）$状态标志位\text{状态标志位}状态标志位$：用来记录程序运行结果的状态信息，许多指令的执行都将相应的设置状态位：CF、ZF、SF、PF、OF、AF
$$\{\begin{array}{ll}0CF\text{CF}CF(CrrayFlag)& 进位标志位\text{进位标志位}进位标志位：最高位往前的进（借）位CF=1\\ 2PF\text{PF}PF(ParityFlag)& 偶奇标志位\text{偶奇标志位}偶奇标志位：运算结果中低8位\text{低8位}低8位1的个数\{\begin{array}{ll}偶数& PF=1\\ 奇数& PF=0\end{array}\\ 4AF\text{AF}AF(AuxiliaryCarryFlag)& 辅助进位标志位\text{辅助进位标志位}辅助进位标志位：D_3向D_4有进（借）位时，AF=1\\ 6ZF\text{ZF}ZF(ZeroFlag)& 零标志位\text{零标志位}零标志位：运算结果为0时，ZF=1\\ 7SF\text{SF}SF(SignFlag)& 符号标志位\text{符号标志位}符号标志位：最高位为1时，SF=1\\ 11OF\text{OF}OF(OverFlawflag)& 溢出标志位\text{溢出标志位}溢出标志位：运算结果超过了带符号数的范围时，OF=1\end{array}$$
（2）$控制标志位\text{控制标志位}控制标志位$：可由程序根据需要用指令设置，用于控制处理器执行指令的方式
$$\{\begin{array}{ll}8TF\text{TF}TF(TrapFlag)& 陷阱标志位\text{陷阱标志位}陷阱标志位\\ 9IF\text{IF}IF(Interrupt-enableFlag)& 中断允许标志位\text{中断允许标志位}中断允许标志位\\ 10DF\text{DF}DF(DirectionFlag)& 方向标志位\text{方向标志位}方向标志位\end{array}$$
所在位置：

（3）段寄存器（4个）

1. 段寄存器保存的是内存逻辑段的段首地址（段基址CS）
2. PA(物理地址)=段地址（段基址CS）*16+有效地址（偏移地址IP）
   （在BIU的地址加法器$\sum$中完成）

$段寄存器\{\begin{array}{ll}CS(codesegment)& 代码\text{代码}代码段寄存器\\ DS(datasegment)& 数据\text{数据}数据段寄存器\\ SS(stacksegment)& 堆栈\text{堆栈}堆栈段寄存器\\ ES(extrasegment)& 附加\text{附加}附加段寄存器\end{array}$

什么是段寄存器？

1. 计算机需要对内存分段，以分配给不同的程序使用，每一个段就有一个段基址，而段寄存器保存的就是这个段基址的高16位。
   段寄存器是CPU对内存进行分段管理而设置的，当一个程序要执行时，就要决定程序代码、数据或堆栈各要用到内存的哪些位置，通过设定段寄存器指向内存对应段的起始位置。
2. 段寄存器CS指向存放程序的内存段，IP是用来存放下条待执行的指令在该段的偏移量，把它们合在一起可在该内存段内取到下次要执行的指令。（取指令）
3. 段寄存器SS指向用于堆栈的内存段，SP是用来指向该堆栈的栈顶，把它们合在一起可访问栈顶单元。另外，当偏移量用到了指针寄存器BP，则其缺省的段寄存器也是SS，并且用BP可访问整个堆栈，不仅仅是只访问栈顶。（堆栈操作）
4. 段寄存器DS指向数据段，ES指向附加段，在存取操作数时，二者之一和一个偏移量合并就可得到存储单元的物理地址。该偏移量可以是具体数值、符号地址和指针寄存器的值等之一，具体情况将由指令的寻址方式来决定。

为什么要分段？

1. 8086CPU提供了20位的地址总线，可寻址1MB存储空间，而8086内部寄存器都是16位的，寻址能力是64KB。
2. 因此，为能实现对存储器寻址20位的物理地址，可将1MB的存储空间划分为若个逻辑段，每个逻辑段可寻址64KB。
3. 各逻辑段之间可以部分、完全覆盖，连续、不连续等非常灵活。

二、8088/8086CPU引脚及功能

1. 引脚

$8088\{\begin{array}{l}GND接地线，V_{cc}电源线\\ D_0\sim D_7数据总线（8位\text{8位}8位）\\ A_0\sim A_{19}地址总线（20位）\\ {}_{17}{\sim }_{34}控制总线\end{array}$
$8086\{\begin{array}{l}GND接地线，V_{cc}电源总线\\ D_0\sim D_{15}数据总线（16位\text{16位}16位）\\ A_0\sim A_{19}地址总线（20位）\\ {}_{17}{\sim }_{34}控制总线\end{array}$

$控制线：ALE、IO/\overline{M}(8086：M/\overline{IO})、\overline{WR}$
$\overline{RD}、READY、INTR、\overline{INTA}、NMI$
$HOLD、HLDA、RESET、VCC、GND$

$复用\{\begin{array}{ll}8086：A{D}_0\sim A{D}_{15}（16个地址/数据复位引脚）& A_{16}/S_3\sim A_{19}/S_6\\ 8088：A{D}_0\sim A{D}_7（8个地址/数据复位引脚）& A_8\sim A_{15}{A}_{16}/S_3\sim A_{19}\sim A_{19}/S_6\end{array}$
$分时\text{分时}分时\{\begin{array}{l}(T_1)传送地址线\\ (T_2{T}_3{T}_4)传送数据线\end{array}$
（8086CPU数据线和地址线是以分时复用方式轮流使用的。）

$三态\text{三态}三态\{\begin{array}{l}高电平（有效）\\ 低电平（有效）\\ 高阻状态（无效、悬浮）\end{array}$

（CPU在读入数据前，其$D_{15}\sim D_0$线先变为了高阻状态。）

2. 控制线

${}_{33}MN/\overline{MX}\{\begin{array}{l}=1\text{1}1MN有效最小工作方式\text{最小工作方式}最小工作方式\\ =0\text{0}0\overline{MX}有效最大工作方式\text{最大工作方式}最大工作方式\end{array}$

$\{\begin{array}{ll}{}_{31}HOLD& 总线保持请求\text{请求}请求信号(输入\text{输入}输入)\\ {}_{30}HLDA& 总线保持响应\text{响应}响应信号(输出\text{输出}输出)\end{array}$
（HLDA是与HOLD配合使用的联络信号；在HLDA有效期间，HLDA引脚输出一个高电平有效的响应信号，同时总线将处于浮空状态，CPU让出对总线的控制权，将其交付给申请使用总线的8237A控制器使用，总线使用完后，会使HOLD信号变为低电平，CPU又重新获得对总线的控制权。）

$\{\begin{array}{ll}{}_{18}INTR& 高电平中断请求\text{中断请求}中断请求信号(输入\text{输入}输入)\\ {}_{24}\overline{INTA}& 低电平中断响应\text{中断响应}中断响应信号(输出\text{输出}输出)\end{array}$

${}_{25}ALE（地址锁存器允许信号）为高电平时表明CPU地址线上有有效地址。$$因此，他常作为锁存控制信号将A_0\sim A_{19}锁存到地址锁存器。$

外部中断请求线	${}_{17}NMI\text{N M I }NMI$	${}_{18}INTR\text{I N T R}INTR$
名称	$非屏蔽中断请求信号\text{非屏蔽中断请求信号}非屏蔽中断请求信号$	$可屏蔽中断信号\text{可屏蔽中断信号}可屏蔽中断信号$
中断类型	外中断	外中断
中断类型号	2型	由外设提供n
IF	无关	$IF=1开中断IF=0关中断\text{IF=1开中断IF=0关中断}IF=1开中断IF=0关中断$
触发方式	边沿（上升沿）	高电平有效
响应信号	无	$\overline{INTA}$
响应条件	$当前指令执行结束\text{当前指令执行结束}当前指令执行结束$	$开中断（IF=1）;指令结束$

$NMI\{\begin{array}{l}1.系统板的RAM在读写时产生奇偶校验错\\ 2.I/O通道中的扩展选件出现奇偶校验错\\ 3.协处理器8087(浮点处理器)的异常状态产生的中断。\\ 4.NMI（2型中断）以及其他内中断号由系统预设。\end{array}$
$INTR的中断号由8259A中断控制器（芯片）提供$

${}_{26}\overline{DEN}{(}_{数据允许信号})\{\begin{array}{ll}=1& 数据总线上无有效数据\\ =0& 数据总线上有有效数据\text{数据总线上有有效数据}数据总线上有有效数据\end{array}$
（$\overline{DEN}向总线收发器8286发出的信号$）

${}_{27}DT/\overline{R}{(}_{数据传送方向})\{\begin{array}{llc}=1& DT有效& CPU向主存或I/O接口发送\text{发送}发送数据(输出\text{输出}输出(写操作))\\ =0& \overline{R}有效& CPU从主存或I/O接口接收\text{接收}接收数据(输入\text{输入}输入(读操作))\end{array}$

${(}_{8088}{)}_{28}IO/\overline{M}\{\begin{array}{llc}=1& IO有效& 访问I/0接口\\ =0& \overline{M}有效& 访问主存\end{array}$

${(}_{8086}{)}_{28}M/\overline{IO}\{\begin{array}{llc}=1& M有效& 访问主存\\ =0& \overline{IO}有效& 访问I/0接口\end{array}$

${}_{32}\overline{RD}\{\begin{array}{ll}=1& 无读信号\\ =0& 读信号\end{array}$
${}_{29}\overline{WR}\{\begin{array}{ll}=1& 无写信号\\ =0& 写信号\end{array}$
${}_{22}READY\{\begin{array}{ll}=1& 已准备{好}_{CPU与外设进行数据传输}\\ =0& 未准备好\end{array}$
${}_{21}RESET{(}_{复位})\{\begin{array}{l}初始化CPU\\ 除CS=FFFFH，其他的寄存器清零\end{array}$
${}_{19}CLK{(}_{时钟信号输入引脚})$
${}_{40}{V}_{cc}{(}_{5V电源输入引脚})$
${}_{1}GND{(}_{接地线})$

8088和8086区别：

1. 数据总线位数的差别：8088：8位，8086：16位
2. 指令队列容量的差别：8088：4字节，8086：6字节
3. 引脚的差别：$\{\begin{array}{l}A{D}_{15}\sim A{D}_0的定义不同\\ 34号引脚的定义不同。8086为\overline{BHE}\\ 28号引脚不同\{\begin{array}{l}8088：IO/\overline{M}（低电平）\\ 8086：M/\overline{IO}（低电平）\end{array}\end{array}$

三、8088/8086CPU工作模式

CPU工作模式的选择是由硬件决定的

1.最小工作模式

工作模式：$MN/\overline{MX}=1最小工作模式$

1. 系统中只有一个8088/8086微处理器。
2. 最小模式是单处理器系统。
3. 系统中所需要的控制信号全部由8088/8086CPU本身直接提供。
   （最小模式下的HDLD和HLDA信号支持DMA工作）
   （在最小8086模式下，分时使用$A{D}_0-A{D}_{15}$，所以必须外接地址锁存器，当总线上为地址信息时，通过ALE信号将地址送入地址锁存器。）
4. 在8086最小工作模式下，决定CPU最终接受或发送数据的引脚是 $DT/\overline{R}$。
5. 引脚$MN/\overline{MX}$接Vcc（高电平有效）

8284：时钟信号发生器
8282：地址锁存器
8286：双向总线收发器（$8086最小工作模式下需要2\text{2}2片$）
（为8086/8088增加驱动能力作用的功率放大器。）

2.最大工作模式

工作模式：$MN/\overline{MX}=0最大工作模式$

1. 系统中除了主处理器8088/8086，还有协处理器
   （8087 算术协处理器 或 8089输入/输出协处理器（IOP））
2. 最大模式可构成多处理器系统
3. 系统中所需要的控制信号由总线控制器8288和总线仲裁器8289提供。
   （最大模式的$R{Q}_{0/1}/G{T}_{0/1}信号支持8087和8089$，实现总线的请求和控制）
4. 引脚$MN/\overline{MX}$接地（GND）（低电平有效）

四、8088/8086CPU操作时序

1. 基本概念

（1）时钟周期 $T(s)=\frac{1}{f_{clk}}(Hz)$

例：$f_{clk}=5MHz，T_{clk}=$
$T_{clk}=\frac{1}{5MHz}=\frac{1}{5\ast 10^{6}Hz}$
$=\frac{1}{5}\ast 10^{-6}s$
$=0.2\ast 10^{-6}s$
$=0.2\mu s（或200ns）$
（$1Hz=10^{3}KHz（千赫兹）=10^{6}MHz（兆赫兹）=10^{9}GHz（千兆赫兹）$）
（$1s=10^{-3}ms（毫秒）=10^{-6}\mu s（微秒）=10^{-9}ns（纳秒）$）
主频倒数是时钟周期，例如主频单位MHz，变为时钟周期后对应μs微秒

（2） 总线周期/机器周期

1. 基本的总线周期由4个时钟周期（$T_1,T_2,T_3,T_4$）

1. $T_1状态$：CPU输出20位地址信息，$\overline{BHE}$和$ALE$有效，在$ALE$信号下降沿将20位地址和$\overline{BHE}$信号锁存入锁存器8282。
2. $T_2状态$： $S_6\sim S_3$,状态信号有效，保持到读周期结束。$A{D}_{15}\sim A{D}_0$为高阻状态，为读入数据作准备。
   $\overline{RD}$有效，送存储器或I/O端口，开始读取数据。$\overline{DEN}$有效，启动收发器8286，准备接收数据。*
3. $T_3状态$：在基本总线周期中，数据准备好，在$T_3$状态期间将数据放到数据总线上，在$T_3$结束时，CPU从$A{D}_{15}\sim A{D}_0$上读取数据。
4. $T_4状态$：CPU对数据总线进行采样，读取数据。

3. 是CPU进行一次读/写的时间，也是启用一次总线进行数据入\出的时间。
4. 当外设不能在$T_1\sim T_4$实现数据传输时，要在$T_3,T_4$之间插入等待周期$T_w$

（3）指令周期：完成一条指令的时间

例：MOV AL, 5

1. 取指令：MOV $\to$ CPU
2. 分析译码
3. 执行： 5 $\to$ AL
   MOV $\to$ CPU
   $指令周期\text{指令周期}指令周期\{\begin{array}{l}\begin{array}{c}MOV\to CPU\end{array}\}总线周期\text{总线周期}总线周期\\ \begin{array}{c}5\to AL\end{array}\}总线周期\text{总线周期}总线周期\end{array}$

MOV指令两个总线周期

例：ADD AX，[3000H]

1. 取值：取指令ADD到CPU，分析ADD功能
2. 相加：取AX和3000H的内容并相加
3. 赋值：结果存入AX寄存器中

ADD指令三个总线周期

HLT （停机）一个总线周期

不同指令，指令周期长度不同，所需周期个数也不同。

$时钟频率又称主频f，它是指CPU内部晶振的频率，常用单位为MHz，它反映了CPU的基本工作节拍。$
$时钟周期t:t=1/f；（主频的倒数）$
（总线周期包含4个时钟周期，$t\ast 4$）
$机器周期:m\ast t；一个机器周期包含若干个（m个）时钟周期$
$指令周期：m\ast t\ast n；执行一条指令所需要的时间，一般包含若干个（n个）机器周期$
$MIPS=每秒执行百万条指令数=1/（指令周期\times 10的6次方）$

（$1Hz=10^{3}KHz（千赫兹）=10^{6}MHz（兆赫兹）=10^{9}GHz（千兆赫兹）$）
（$1s=10^{-3}ms（毫秒）=10^{-6}\mu s（微秒）=10^{-9}ns（纳秒）$）
主频倒数是时钟周期，例如主频单位MHz，变为时钟周期后对应μs微秒

（4）等待周期（$T_w$）

READY=1（或H（高电平））：外设就绪，CPU继续读/写。
READY=0（或L（低电平））：未就绪（CPU要在$T_3$之后插入多个等待周期$T_w$）

（5）空闲周期（$T_i$）

总线周期之间插入的空闲时间。

2. 基本操作

1. RESET(复位) 高电平有效（CPU初始化）， 低电平无效
2. 8086时钟信号CLK和刚上电时的复位信号RESET应该由8284时钟发生器来产生。
3. 由低到高（时序图）才是复位
4. 至少需要4个$T_{clk}$高电平
5. 除CS=FFFFH，其他的寄存器都要清零。所以程序入口在物理地址 0FFFF0H 位置处
   $逻辑地址（CS:IP）：（FFFFH:0000H）$
   $物理地址（20位）（CS\ast 16+IP）：FFFFH\ast 16+0=FFFF0H$
   （0FFFF0H是CPU复位以后执行的第一条指令（）的地址。）

1. 在复位后由于标志寄存器的各位均被清零，使IF=0，处于关中断状态，8086/8088CPU不能响应可屏蔽的中断请求。
2. 因而在系统程序的初始化时，用指令STI使标志寄存器中的IF=1（开中断），以使CPU能够响应可屏蔽中断请求。（允许高一级中断产生）

五、中断

1. 基本概念

当CPU执行主程序时，由内/外事件使得CPU暂时中止当前程序的运行，转而去执行中断服务子程序，当子程序执行完后，返回主程序的过程。
$中断源\{\begin{array}{l}外部中断\\ 内部中断\end{array}$

（1） 外部中断（外设产生的中断）

外部中断是由于86/88外部提出中断请求引起的程序中断。
利用外部中断，微机系统可以实时响应，能够及时处理外部意外或紧急事件。
外部中断是外设随机产生的，是真正的中断（Interrupt）。

1. 可屏蔽中断请求信号：INTR

可屏蔽中断特点:
$\{\begin{array}{l}①外设通过INTR向微处理器提出中断请求，在允许中断、并且当前指令执行结束后予以响应，输出INTA。\\ ②IF=1，开中断，允许响应；IF=0，禁止中断。\\ ③中断向量号由中断控制器8259（接口芯片）提供。\\ ④可屏蔽中断主要用于主机与外设交换数据。\end{array}$

中断标志IF状态：

1. $IF=1:可屏蔽中断会被响应\{\begin{array}{l}开中断、允许中断、中断开放\\ 执行指令STI，使IF=1\end{array}$
2. $$\begin{gathered} IF=0:可屏蔽中断不会被响应\{\begin{array}{l} \\ 关中断、禁止中断、中断屏蔽\\ 系统复位，使IF=0\\ 任何一个中断被响应，使IF=0\\ 执行指令CLI，使IF=0\end{array} \end{gathered}$$
3. $执行指令IRET恢复原IF状态$

可屏蔽中断的响应条件：

1. $现行指令结束：$
   88/86CPU在当前指令的最后一个机器周期的最后一个T状态采样INTR线，查看是否有;
2. $CPU开放中断：$
   CPU中标志寄存器的F位为1，中断开放;
3. $没有更高优先级的请求$
   没有复位RESET信号、DMA、内部中断和不可屏蔽中断请求;
4. $CPU没有正在为高级的可屏蔽中断服务$

2. 非屏蔽中断请求信号：NMI

$\{\begin{array}{l}①通过NMI向微处理器提出的中断请求。\\ ②微处理器无法禁止（非屏蔽）。\\ ③在当前指令执行结束后予以响应。\text{指令执行结束后予以响应。}指令执行结束后予以响应。\\ ④中断向量号为2\\ ⑤主要用于处理系统的意外或故障。\{\begin{array}{l}电源掉电前的数据保护\\ 存储器读写错误的处理\end{array}\end{array}$

（2）内部

中断（软件中断、程序指令中断）
内部中断是由于8088内部执行程序出现异常引起的程序中断。
例如:ROM-BIOS和DOS系统利用内部中断为程序员提供了各种功能调用。
内部中断是执行程序出现异常，经常被称为异常（Exception）。

1. 除法出错中断（0型中断）

在执行除法指令时，若除数为О或商超过了寄存器所能表达的范围，则产生一个向量号为0的内部中断，称为除法错中断。

2. 单步中断（1型中断）

若单步中断TF为1，则在每条指令执行结束后产生一个向量号为1的内部中断，称为单步中断。

3. 断点中断（3型中断）

向量号为3的指令中断比较特别，常用于程序调试，被称为断点中断。

4. 溢出中断（4型中断）

在执行溢出中断指令INTO时，若溢出标志OF为1，则产生一个向量号为4的内部中断，被称为溢出中断。

5. 指令中断（n型中断）

在执行中断调用指令IN工时产生的一个向量号为n （0~255）的内部中断，称为指令中断。

2. 中断类型码（中断向量码）

1. n：0，1，2，3，4
2. 为区别不同类型的中断，系统为每个中断源设置的编号
3. 用$0\sim 255（00H\sim FFH）表示（8086中断系统可处理256种不同的中断）$
4. $INTn=21H$ ：DOS功能调用中断
5. $INTn的中断号由指令直接给出$
6. $每个中断类型码与一个中断向量相对应$。

3. 中断向量

中断向量的逻辑地址（入口地址）由CS:IP表示。

例：CS=1000H，IP=1230H
$逻辑地址：CS:IP1000H：1230H$
$物理地址：CS\ast 16+IP1000H\ast 16+1230H=11230H$

4. 中断向量表

1. 存放中断向量（中断服务程序的入口地址）内存空间。
2. 88/86系统内存中共存放256个中断向量，每个中断向量（低字单元是偏移地址IP、高字单元是段地址CS）占4个字节，共占用1KB
3. 物理地址0000H ~ 03FF地址中依次安排各个中断向量，向量号从0开始

5. 向量表地址

1. 中断向量在中断向量表中的位置
2. $向量表的入口\{\begin{array}{l}n型中断\ast 4\text{n型中断∗4}n型中断\ast 4\\ 从此处读出4字节内容即为中断向量\end{array}$

例：中断类型码21H，求中段向量表地址
$①21H\ast 4=84H$
$②中断向量表地址：84H\sim 87H$

例：已知中断类型码0BH，则中断向量CS=2030H，IP=4050H在内存中存放地址是多少
$①0BH\ast 4=2CH$
$②存放地址是：2CH\sim 2FH$

例：8086微机系统中，NMI中断向量的位置（B）。
A. 由程序指定
B. 固定在00008H开始的4个字节中
C. 由操作系统自动分配
D. 固定在中断向量的表首地址中
①NMI（2型中断）2H*4=8H

例：根据下面所提供的某80X86微机内存中的数据，判断INT 11H中断服务程序的入口地址是（F000H:F84DH）
$0000:0040B3188ACC4DF800F041F800F0C5188ACC$
$0000:005039E700F0A0198ACC2EE800F0D2EF00F0$
$①n=11H$
$②11H\ast 4=44H$
$③从0044H去两个字分别给CS:IP，得CS=F000H，IP=F84DH$
$④CS:IP=F000H:F84DH（逻辑（入口）地址）$

4.8086内存的前1k字节建立了中断向量表。如果有中断向量表指针是004CH，假设由该指针起的四个内存单元中顺序存放着12H，34H，56H，78H
则中断服务程序入口地址是 __ 7856H:3412H ___
中断向量号是 __ 13 ___
$n\ast 4=004CH$
$n=13$

6. 中断嵌套

1. 优点
   提高中断响应的实时性，保证系统能够及时响应优先级较高的请求。
2. 实现条件
   $\{\begin{array}{l}①中断请求的优先级高于正在执行的中断处理程序的优先级。\\ ②如果是外中断，CPU的PSW的IF=1开中断。\\ ③没有不可屏蔽中断请求和总线请求。\end{array}$

7. 中断过程

五个步骤：

1. $中断请求\text{中断请求}中断请求$

2. $中断优先级判定\text{中断优先级判定}中断优先级判定$

中断优先级：
$\{\begin{array}{l}软件（内）中断\{\begin{array}{l}除法错中断（0型中断）高\\ 指令中断（3型中断）\downarrow \\ 溢出中断（4型中断）\downarrow \end{array}\\ 非屏蔽中断NMI（2型）\downarrow \\ 可屏蔽中断INTR\downarrow \\ 单步中断（1型）低\end{array}$

3. $中断响应\text{中断响应}中断响应$

$响应条件：\{\begin{array}{l}1.CPU必须执行完当前的指令\\ 2.CPU处于开中断\\ 3.不能有更高级（优先级）的中断请求\end{array}$

中断响应过程：

CPU在每执行完一条指令后，如果允许CPU响应，则CPU自动完成以下工作:
①取中断类型号N。启动中断响应总线操作，在第2个中断响应总线周期读取中断类型号N。
②标志寄存器入栈。执行1个总线写周期，将PSW的内容压入堆栈。
③清除IF和TF标志。禁止硬件中断和单步中断，使IF=0和TF=0。
④CS和IP入栈。执行2个总线写周期，依次将CS和lP内容压入堆栈。
⑤获取中断向量。执行2个总线读周期，在中断向量表中的N×4开始的单元取两个字分别送IP和CS，获取中断处理程序入口地址。CPU从新的CS:IP值开始执行中断处理子程序。

中断响应流程图：

中断响应时序图

4. $中断处理\text{中断处理}中断处理$

5. $中断返回\text{中断返回}中断返回$

中断服务子程序的一般构成

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