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硬件debug系列
文章平均质量分 72
实际案例,实验总结。
沈土豪的书屋
硬件工程师,分享一些电路、信号、测试测量相关领域的知识。
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[debug008]_I2C_CLK容性负载导致access失败问题
因为做的次数多了,就成了熟练工,想起我刚工作前几周每隔几天都要问公司的前辈,我这I2C怎么又不通了…三板斧,直接量I2C/SDA对地IO阻值,clk 几K、sda几M,没有太大异常,因为有上下拉电阻。clk跳变沿,短路的脉冲更窄,容性负载应当脉冲更宽,谁更容易产生振铃?CLK信号 drive不动,看波图疑似clock对地短路/存在较大容性负载。因为有先前 [debug04]GPIO对地短路问题 的经验,波图极其相似。拆除电容,故障恢复,结题~放大看一下,这些上下脉冲,其实就是clk的正负边沿。原创 2023-04-20 07:45:03 · 115 阅读 · 1 评论 -
[debug007]_损坏的IO
直接就发现异常了,MDIO对地182 ohm,边上一颗一模一样的IC对地有5.2M ohm。查这颗IC的datasheet,MDIO default默认pullup,内部有上拉电阻,但是output却是0,相矛盾。上电用示波器查信号,振幅小了不少,可能连HV的阈值都达不到,访问reg有一次access成功了,99%都是失败的。直接上电后量MDIO的电压,发现是0V。现象:以太网PHY芯片的MDC/MDIO无法正常access,reg不能访问。拆除IC更换新IC,故障恢复,结题~原创 2023-04-20 07:41:17 · 119 阅读 · 0 评论 -
[debug006]_被I2C上了一课
不得不说,DD是个女孩子做code还是很细心做的,除了一些I2C协议意外中断,reg地址位出错,导致I2C状态机跑飞,必须reset才能解掉,除此之外没有太大问题,RTL一次通过连续读,连续写。这个问题难以寻找原因是因为前面的SDA和CLK都没有发现什么bit异常,reg addr是正确的,reg data[31:8]也是对的,只有reg_data[7]存在下冲/回沟,只错1bit。虚线框图内为IC吐出的数据,错误的位置。后来仔细研究,把读到的值右移一位,部分数据和预期的0x93重合。原创 2023-04-20 07:34:03 · 260 阅读 · 2 评论 -
[debug004]_GPIO对地短路问题
这里应当注意当GPIO output对地短路的时候,由于不知道短路是怎么个load,比如相当于几十uF的电容?比如对地相当于接了一个50 ohm电阻?等等但是应当注意到本次波图中,GPIO output时钟信号出现了“推不动”现象,输出赋值不符合预期(边沿大约只能到1/2 VCC),HV的方波几乎没有,只是在边沿处看到一些冲激。A.冲激的周期与出现的时刻,能够协助你判断master无故障。B.冲激的高度达不到high voltage能够协助你判断GPIO可能推不动了。沈土豪的书屋。原创 2023-04-20 07:28:06 · 357 阅读 · 0 评论 -
[debug003]_时钟信号边沿回沟,造成D触发器误触发问题
回沟出现的位置可能和L0、L1、L2的长度都有关系,解决方案也很简单,R0 R1 R2源端串接给个几十欧(预留33欧电阻,因为它用的多便宜,49欧,50欧,63欧,100欧都是可以的,)。Rabcd终端并接可能也能解(预留not install)。示波器查信号线质量,发现sclk边沿出现回沟。可能会认为下一个clk已经到来。串行数据线sclk,sdata,时序逻辑IC出现输出某bit与预推的数据流不符合,某个bit出现偏移。增加R1R2,鲁莽一点给个几十欧,信号质量恢复回沟消失。SI理论的东西我也看不懂。原创 2023-04-20 07:18:48 · 819 阅读 · 0 评论 -
[debug002]_串扰来源分析
串扰分析原创 2022-08-01 09:10:05 · 374 阅读 · 0 评论 -
[debug001]_RC复位电路下冲问题探讨
复位电路下冲问题原创 2022-07-29 23:13:39 · 879 阅读 · 0 评论