[debug003]_时钟信号边沿回沟，造成D触发器误触发问题

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1. 故障现象

串行数据线sclk，sdata，时序逻辑IC出现输出某bit与预推的数据流不符合，某个bit出现偏移。

2. debug

示波器查信号线质量，发现sclk边沿出现回沟。可能正在DFF判决电平附近。可能会认为下一个clk已经到来。多打一拍。

3. 解决方案

回沟出现的位置可能和L0、L1、L2的长度都有关系，解决方案也很简单，R0 R1 R2源端串接给个几十欧（预留33欧电阻，因为它用的多便宜，49欧，50欧，63欧，100欧都是可以的，）。Rabcd终端并接可能也能解（预留not install）。

4. 实验现象

增加R1R2，鲁莽一点给个几十欧，信号质量恢复回沟消失。SI理论的东西我也看不懂。

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