Verliog基础语法-------想到哪写到哪

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Verilog端口类型的选择?wire还是reg型-CSDN博客

基础语法

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状态机

三段式状态机设计 - 简书

verliog的求余运算。(注,%在Python中时求模,c c++ java 和verliog是求余)

a%b 和a/b,只有a和b同时声明为有符号的数 ,(或者不写位宽,默认32位宽有符号的十进制)进行求余运算,即,----------/和%只要有一边为无符号数据,两边为无符号的运算

-173/256  -173%256 --- 不写位宽,默认都是有符号的32为十进制,所以 /和%运算符进行有符号的运算

-173/11'd256   -173%11'd256 -- 因为11'd256是无符号的数据,进行无符号运算

---能影响状态跳转的条件都是输入。??

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