001.学习误区
1.明德扬点拨FPGA教学推崇的学习方法:先整体再局部。先对FPGA有一个整体认识,知道包含有哪些知识点、这些知识点所处的位置和作用。在这个基础上,逐个突破。
2.本视频主要完成第一项工作–先整体。将FPGA的知识点串联起来,使同学们对FPGA有一个整体的认识,为后续的各项学习打下坚实基础。
本次课程分为:
- 学习误区
- FPGA知识大串联
- 组合逻辑
- D触发器
- 时序逻辑
- FPGA时序
一、问题:verilog学习、软件思维
表现:
- 入门就看verilog,花几个月时间学习语法(verilog 90%的语法是测试用的,看例子)
- 把verilog当c语言使用,软件思维,不知道会综合出什么电路,设计代码含有initial、#5、for循环等语句(verilog是“硬件描述语言”,不是“设计语言”)
- 学了c语言,学verilog是不是很容易? (学了C语言容易中毒)
- 钻研verilog语法,追求用最少的代码实现功能(衡量设计的好坏,不是看代码量,而是看综合出来的电路)
明德扬将推出《点拨FPGA 之verilog快速入门》,1个小时掌握
verilog,完全满足设计需求!
二、问题:追求功能实现
表现:
- 不停做I2C、串行接口、跑马灯、数码管等实验,但就是看功能实现没有,认为实现了功能就是完成了设计。(企业20%的时间花在功能实现上,80%的时间花在质量上)。
- 认为FPGA/逻辑设计很容易,认为算法实现才是高级的设计。(“容易”皆因标准低。高标准:快速设计、资源少、速率满足、维护性强、可扩展)
明德扬推出的系列视频,将包括一些模块的设计,从最简单功能开始设计内容逐步增强、难度逐渐增大。从而在这个过程中,提高自己的设计能力!例如,交通灯实验:跑马灯→数码管→倒计时→简易交通灯→闪烁功能→设置时间功能→红外设置功能→串口传输状态功能
三、问题:在行为描述中的认知
- 错误认识:begin里面的代码是串行执行的。这是错误的认识。
- 关于“<=“和”=”的区别:别太纠结,记住一点时序电路用“<=”,组合电路用“=”。其他都是错的!