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FPGA入门大串讲
文章平均质量分 52
请喝温热水
我是一枚可爱的电子信息童鞋,业余喜欢写诗。
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FPGA入门大串讲之006.FPGA时序
006.FPGA时序 文章目录006.FPGA时序一、时钟二、时钟频率三、SKEW四、关键路径五、解决办法(一)优化设计(二)流水线设计(三) 一、时钟 二、时钟频率 三、SKEW 四、关键路径 关键路径:延时最长的路径。 我一定要跑300M,怎么办? 五、解决办法 (一)优化设计 举例s=abc*d 设计时可以优先,但亦可以利用工具进行优化 (二)流水线设计 (三) 设reg[3:0] a; reg[1:0]b,求f=a*b f=a * b = a * b[0]+(a,1’bo) * b[1原创 2022-04-24 21:48:33 · 140 阅读 · 0 评论 -
FPGA入门大串讲之005.时序逻辑
005.时序逻辑 文章目录005.时序逻辑一、时序逻辑--正确结构二、时序逻辑--不正确结构(一)组合逻辑环(二)组合逻辑当时钟(三)不推荐的结构:寄存器输出当时钟(四)组合逻辑当复位(五)不推荐的结构:寄存器输出当复位(六)不正确的结构:双沿触发三、时序逻辑--时序四、时序逻辑--verilog实现五、时序逻辑--行为建模(一)例1(二)例2六、时序逻辑--状态机设计 一、时序逻辑–正确结构 二、时序逻辑–不正确结构 (一)组合逻辑环 (二)组合逻辑当时钟 always@(*)begin g=a+b;原创 2022-04-24 21:09:43 · 412 阅读 · 0 评论 -
FPGA入门大串讲之004.D触发器
004.D触发器 文章目录004.D触发器一、D触发器--结构及时序二、D触发器--建立/保持时间三、亚稳态(一)亚稳态情况(二)亚稳态场景四、D触发器--亚稳态解决(一)单比特(二)多比特1.多比特信号解决办法1:使用FIFO2.多比特信号解决办法2:用一个时能指示信号(数据流小) 一、D触发器–结构及时序 二、D触发器–建立/保持时间 [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-du0eorJ6-1650767641932)(https://images.imnian原创 2022-04-24 10:34:36 · 614 阅读 · 0 评论 -
FPGA入门大串讲之003.组合逻辑
003.组合逻辑 文章目录003.组合逻辑一、门级逻辑二、选择器、比较器三、运算逻辑四、组合逻辑--verilog五、不可综合的verilog代码六、组合逻辑--时序七、组合逻辑--竞争和冒险(一)原因和现象(二)怎么办(三)解决方法 一、门级逻辑 将这些门级逻辑依次记为逻辑1、逻辑2、逻辑3、逻辑4、逻辑5,方便在“四、组合逻辑–verilog”使用。 二、选择器、比较器 将这些门级逻辑依次记为逻辑6、逻辑7,方便在“四、组合逻辑–verilog”使用。 三、运算逻辑 本质上,运算逻辑均是由与门、非原创 2022-04-24 10:33:06 · 584 阅读 · 0 评论 -
FPGA入门大串讲之002.FPGA知识大串联
002.FPGA知识大串联 ASIC/FPGA电路结构原创 2022-04-23 20:28:00 · 112 阅读 · 0 评论 -
FPGA入门大串讲之001.学习误区
001.学习误区 1.明德扬点拨FPGA教学推崇的学习方法:先整体再局部。先对FPGA有一个整体认识,知道包含有哪些知识点、这些知识点所处的位置和作用。在这个基础上,逐个突破。 2.本视频主要完成第一项工作–先整体。将FPGA的知识点串联起来,使同学们对FPGA有一个整体的认识,为后续的各项学习打下坚实基础。 本次课程分为: 学习误区 FPGA知识大串联 组合逻辑 D触发器 时序逻辑 FPGA时序 文章目录001.学习误区一、问题:verilog学习、软件思维二、问题:追求功能实现三、问题:在行为描述中原创 2022-04-23 16:52:16 · 100 阅读 · 0 评论