Verilog语法误区总结

最新推荐文章于 2023-03-23 22:52:56 发布
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分类专栏： FPGA 文章标签： fpga/cpld verilog
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/zhangningning1996/article/details/105785443
版权

Verilog常见的误区

组合逻辑锁存器的生成

在Verilog语言组合逻辑的书写中，我们经常会写下面语句：

assign      din_x       =       rvalid == 1'b1 ? {{24{din[9]}},din}: din_x;

或者，

always @(*)
    if(ext_valid == 1'b1)
        dout            <=      comb_in3;
    else
        dout            <=      dout;

直接读写的语法，我们以为编译器会生成锁存器，但是上面的语法分别核下面的等效，

assign      din_x       =       {{24{din[9]}},din};

always @(*)
    dout             =      comb_in3;

是不是很神奇，上面的两条语句就相当于两个信号直接相连。因为编译器自动给你避免了锁存器的生成，但是这样一来，我们的实验结果或许就出现了错误，所以这里需要大家重点关注。

Verilog语句中signed的作用

这里关键字signed的作用不体现在数字的加减上，因为我们不管声不声明这个变量是有符号数，FPGA内部都是按照二进制数的加法来计算的，减法将减数转换成补码进行运算。
test模块：

`timescale 1ns / 1ps
module test(
    //System Interfaces
    input                   sclk            ,
    input                   rst_n           ,
    //Communication Interfaces
    input           [ 7:0]  a               ,
    input           [ 7:0]  b               ,
    output  reg     [ 7:0]  add             ,
    output  reg     [ 7:0]  subtract        
);
 
//========================================================================================\
//**************Define Parameter and  Internal Signals**********************************
//========================================================================================/


//========================================================================================\
//**************     Main      Code        **********************************
//========================================================================================/
always @(posedge sclk or negedge rst_n)
    if(rst_n == 1'b0)
        add             <=          8'd0;  
    else 
        add             <=          a + b;

always @(posedge sclk or negedge rst_n)
    if(rst_n == 1'b0)
        subtract        <=          8'd0;
    else
        subtract        <=          a - b;

endmodule

tb模块：

`timescale 1ns / 1ps
module tb();
//System Interfaces
reg                         sclk            ;
reg                         rst_n           ;
reg                 [ 7:0]  a               ;
reg                 [ 7:0]  b               ;
wire                [ 7:0]  add             ;
wire                [ 7:0]  subtract        ;

initial begin
    sclk            =           1'b0;
    rst_n           <=          1'b0;
    a               <=          0;
    b               <=          0;
    #(1000)
    rst_n           <=          1'b1;
    #(1000)
    a               <=          5;
    b               <=          7;
    #(1000)
    a               <=          5;
    b               <=          -7;
    #(1000)
    a               <=          -5;
    b               <=          7;
    #(1000)
    a               <=          -5;
    b               <=          -7;
    #(1000);
    $stop;
end

always  #(10)       sclk        =           ~sclk;

test test_inst(
    //System Interfaces
    .sclk                   (sclk                   ),
    .rst_n                  (rst_n                  ),
    //Communication Interfaces
    .a                      (a                      ),
    .b                      (b                      ),
    .add                    (add                    ),
    .subtract               (subtract               )
);

endmodule

运行的结果如下：
在这里插入图片描述
我们将使用关键字signed进行如下实验：
test模块：

`timescale 1ns / 1ps
module test(
    //System Interfaces
    input                       sclk            ,
    input                       rst_n           ,
    //Communication Interfaces
    input       signed  [ 7:0]  a               ,
    input       signed  [ 7:0]  b               ,
    output  reg signed  [ 7:0]  add             ,
    output  reg signed  [ 7:0]  subtract        
);
 
//========================================================================================\
//**************Define Parameter and  Internal Signals**********************************
//========================================================================================/


//========================================================================================\
//**************     Main      Code        **********************************
//========================================================================================/
always @(posedge sclk or negedge rst_n)
    if(rst_n == 1'b0)
        add             <=          8'd0;  
    else 
        add             <=          a + b;

always @(posedge sclk or negedge rst_n)
    if(rst_n == 1'b0)
        subtract        <=          8'd0;
    else
        subtract        <=          a - b;

endmodule

tb模块：

`timescale 1ns / 1ps
module tb();
//System Interfaces
reg                         sclk            ;
reg                         rst_n           ;
reg     signed      [ 7:0]  a               ;
reg     signed      [ 7:0]  b               ;
wire    signed      [ 7:0]  add             ;
wire    signed      [ 7:0]  subtract        ;

initial begin
    sclk            =           1'b0;
    rst_n           <=          1'b0;
    a               <=          0;
    b               <=          0;
    #(1000)
    rst_n           <=          1'b1;
    #(1000)
    a               <=          5;
    b               <=          7;
    #(1000)
    a               <=          5;
    b               <=          -7;
    #(1000)
    a               <=          -5;
    b               <=          7;
    #(1000)
    a               <=          -5;
    b               <=          -7;
    #(1000);
    $stop;
end

always  #(10)       sclk        =           ~sclk;

test test_inst(
    //System Interfaces
    .sclk                   (sclk                   ),
    .rst_n                  (rst_n                  ),
    //Communication Interfaces
    .a                      (a                      ),
    .b                      (b                      ),
    .add                    (add                    ),
    .subtract               (subtract               )
);

endmodule

运行结果如下：
在这里插入图片描述
对比以上两组实验，我们可以发现定义signed关键字在加减实验中没有体现应有的作用。

但是关键字在移位操作的时候就得到了体现
test模块：

`timescale 1ns / 1ps
module test(
    //System Interfaces
    input                       sclk            ,
    input                       rst_n           ,
    //Communication Interfaces
    input               [ 7:0]  a               ,
    input               [ 7:0]  b               ,
    output  reg         [ 7:0]  add             ,
    output  reg         [ 7:0]  subtract        
);
 
//========================================================================================\
//**************Define Parameter and  Internal Signals**********************************
//========================================================================================/


//========================================================================================\
//**************     Main      Code        **********************************
//========================================================================================/
always @(posedge sclk or negedge rst_n)
    if(rst_n == 1'b0)
        add             <=          8'd0;  
    else 
        add             <=          a <<< 1;

always @(posedge sclk or negedge rst_n)
    if(rst_n == 1'b0)
        subtract        <=          8'd0;
    else
        subtract        <=          b >>> 1;

endmodule

tb模块：

`timescale 1ns / 1ps
module tb();
//System Interfaces
reg                         sclk            ;
reg                         rst_n           ;
reg                 [ 7:0]  a               ;
reg                 [ 7:0]  b               ;
wire                [ 7:0]  add             ;
wire                [ 7:0]  subtract        ;

initial begin
    sclk            =           1'b0;
    rst_n           <=          1'b0;
    a               <=          0;
    b               <=          0;
    #(1000)
    rst_n           <=          1'b1;
    #(1000)
    a               <=          8;
    b               <=          10;
    #(1000)
    a               <=          8;
    b               <=          -10;
    #(1000)
    a               <=          -8;
    b               <=          10;
    #(1000)
    a               <=          -8;
    b               <=          -10;
    #(1000);
    $stop;
end

always  #(10)       sclk        =           ~sclk;

test test_inst(
    //System Interfaces
    .sclk                   (sclk                   ),
    .rst_n                  (rst_n                  ),
    //Communication Interfaces
    .a                      (a                      ),
    .b                      (b                      ),
    .add                    (add                    ),
    .subtract               (subtract               )
);

endmodule

运行结果：
在这里插入图片描述

下面是加了signed操作的移位，我们可以看出来结果的不一样。
test模块：

`timescale 1ns / 1ps
module test(
    //System Interfaces
    input                       sclk            ,
    input                       rst_n           ,
    //Communication Interfaces
    input       signed  [ 7:0]  a               ,
    input       signed  [ 7:0]  b               ,
    output  reg signed  [ 7:0]  add             ,
    output  reg signed  [ 7:0]  subtract        
);
 
//========================================================================================\
//**************Define Parameter and  Internal Signals**********************************
//========================================================================================/


//========================================================================================\
//**************     Main      Code        **********************************
//========================================================================================/
always @(posedge sclk or negedge rst_n)
    if(rst_n == 1'b0)
        add             <=          8'd0;  
    else 
        add             <=          a <<< 1;

always @(posedge sclk or negedge rst_n)
    if(rst_n == 1'b0)
        subtract        <=          8'd0;
    else
        subtract        <=          b >>> 1;

endmodule

tb模块：

`timescale 1ns / 1ps
module tb();
//System Interfaces
reg                         sclk            ;
reg                         rst_n           ;
reg     signed      [ 7:0]  a               ;
reg     signed      [ 7:0]  b               ;
wire    signed      [ 7:0]  add             ;
wire    signed      [ 7:0]  subtract        ;

initial begin
    sclk            =           1'b0;
    rst_n           <=          1'b0;
    a               <=          0;
    b               <=          0;
    #(1000)
    rst_n           <=          1'b1;
    #(1000)
    a               <=          8;
    b               <=          10;
    #(1000)
    a               <=          8;
    b               <=          -10;
    #(1000)
    a               <=          -8;
    b               <=          10;
    #(1000)
    a               <=          -8;
    b               <=          -10;
    #(1000);
    $stop;
end

always  #(10)       sclk        =           ~sclk;

test test_inst(
    //System Interfaces
    .sclk                   (sclk                   ),
    .rst_n                  (rst_n                  ),
    //Communication Interfaces
    .a                      (a                      ),
    .b                      (b                      ),
    .add                    (add                    ),
    .subtract               (subtract               )
);

endmodule

运行结果：
在这里插入图片描述
所以，在写程序的时候对有符号数操作，关键走signed还是应该添加。

总结

该篇文章我们会一直补充完善，共同发掘一些语法中的大坑。

在查找一些资料的时候，发现一些博主只给出部分代码，其实这样别人根本看不懂，只有给出整个工程代码才易于知识的传播。创作不易，认为文章有帮助的同学们可以关注、点赞、转发支持。为行业贡献及其微小的一部分。或者对文章有什么看法或者需要更近一步交流的同学，可以加入下面的群：
在这里插入图片描述

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【转】verilog误区
xz30mzq的专栏
07-31 283
原文地址：http://hi.baidu.com/zaoyuan1217/blog/item/fb6ec8a5fd64999bd14358d6.html
初学FPGA心得（对verilog语法的理解）
qq_40326917的博客
05-07 3241
verilog语法与C语言大意类似，但关键词的不同导致对verilog难以理解首先，大体框架，整个模块像是main函数。{ }变成了begin和and 数字的表示方式变得不同 &lt;位宽&gt;&lt;进制&gt;&lt;数字&gt;这种描述方式。重点是位宽指的是二进制位宽，如果16进制一个数占4个位宽。而不是如我一开始认为的一个位宽能承受一个16进制数 reg [width-1 : 0] R变...
Verilog与FPGA实用技巧：理解时序与避免误区
与C语言类似，Verilog语法中有许多元素，如标识符的命名规则（只能以字母或下划线开头，且可以包含字母、数字和下划线，区分大小写）、注释的使用（单行注释以`//`起始，多行注释以`/*`和`*/`包围）等，但两者在设计...
Verilog编程手册.rar
04-25
1. **易错语法点**：列出了一些常见的语法陷阱，如不正确的时序控制、未声明的变量、并发与顺序语句的理解误区等。 2. **最佳实践**：提供了一些编程技巧和建议，以避免潜在的问题，提高代码质量。 3. **常用模块和...
FPGA学习误区解析：从基础到理解内部结构
1、忽视FPGA的硬件基础：很多新手认为FPGA与软件编程相似，仅关注Verilog或VHDL等硬件描述语言的语法，却忽略了FPGA的硬件基础。FPGA并非简单的软件执行环境，它的核心在于可编程逻辑单元（CLBs）、可编程连线矩阵和...
Verilog个人常见错误总结
最新发布
qq_58321844的博客
03-23 650
Verilog常见错误
Verilog的各种坑
djue7752的博客
12-15 799
　　Verilog语言和软件语言不一样，有些时候理所当然的编写，也没有报语法错误，可是功能就是不对。唉，把遇到的坑都记在本篇博客吧。 　　1. initial begin...end里面不能有always，如果非要在里面达到always的效果，那用forever就行了。 　　2. reg [3:0] a=4'd7; 这样写是对的， 　　　 wire [3:0] a=4'd7; ...
初学Verilog HDL语法出现的问题
m0_38139098的博客
05-09 715
宏定义 `define clock_period 20 // 时钟周期 注意前面的 ` 是键盘左上角的，而且后面没有分号，如果加了分好会报错！
Verilog 避坑
mr_beanna的博客
10-14 368
cpu序列检查chanllenge 保存time、pc、addr、grf的寄存器务必开大，以避免数据溢出，自以为16位已经可以了，但还是没有逃过wa，最后直接开成32位ac了 Verilog语法中，位运算符 的优先级是低于 关系运算符 的。故后面两种形式的代码 不等价 (binPc & 32'b0011) != 0和binPc & 32'b0011 != 0，前者才能表达正确的意思。包括三目运算符?，前面的判断也要带上括号。 代码段执行先后的问题：<=是非阻塞赋值。具体来讲，在时钟上
Verilog 中signed和$signed()的用法
热门推荐
坚持
08-16 2万+
1、在verilog中有时会用signed修饰符来修饰定义的数据，运算的时候也会用$signed（）任务来强制转换数据，那么signed的修饰是为什么呢，是为了区分有符号数和无符号数的加法和乘法吗？其实不是的，因为有符号数和无符号数据的加法强结果和乘法器结构是一样的，signed的真正作用是决定如何对操作数扩位的问题。 2、verilog中的加法和乘法操作前，会先对操作数据扩位成结果相同的位宽，然后进行加法或者乘法处理。比如a/b都为4位数据，c为5位数据，c = a + b，这个运算的时候会先把a和b扩
Verilog学习笔记
搞IC的小冯
09-28 4243
只是个人学习记录，不用做经验分享，如有帮助，实在荣幸至极。
[文档].艾米电子 - 使用有符号数，Verilog
weixin_34378767的博客
12-12 2550
对读者的假设 已经掌握： 可编程逻辑基础 Verilog HDL基础 使用Verilog设计的Quartus II入门指南 使用Verilog设计的ModelSIm入门指南 内容 1 概述 在数字电路中，出于应用的需要，我们可以使用无符号数，即包括0及整数的集合；也可以使用有符号数，即包括0和正负数的集合。在更加复杂的系统中，也许这两种类型的数，我们都会用到。 有...
verilog - signed 符号数与无符号
Sail的博客
05-14 1444
#verilog #FPGA verilog - signed 符号数与无符号数计算 文章目录verilog - signed 符号数与无符号数计算原码 、反码 、 补码的关系verilog 中的 signed不同的扩位方式结论 主要参考： Verilog 中signed和$signed()的用法_长弓的坚持的博客-CSDN博客_＄signed 数字IC秋招面试专题（二）verilog的signed和unsigned_王_嘻嘻的博客-CSDN博客_verilog中signed和unsigned Veri
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