FPGA入门大串讲之004.D触发器

004.D触发器

一、D触发器–结构及时序

二、D触发器–建立/保持时间

思考：当不满足建立时间和保持时间，会出现什么现象？

这样会导致逻辑判断错误，如1判断成0，0判断成1。

三、亚稳态

(一)亚稳态情况

挂死

always@(posedge clk ) begin
if(Q==1) begin
A<=1;
else
A<=0;
end
end

always@(posedge clk ) begin
if(Q==1) begin
B<=1;
else
B<=0;
end
end

always@(posedge clk ) begin
if(Q==1) begin
C<=1;
else
C<=0;
end
end

正常情况下，ABC只有3'b111或3'b000情况。然而亚稳态下，什么值都有可能。