005.时序逻辑文章目录005.时序逻辑一、时序逻辑--正确结构二、时序逻辑--不正确结构(一)组合逻辑环(二)组合逻辑当时钟(三)不推荐的结构：寄存器输出当时钟(四)组合逻辑当复位(五)不推荐的结构：寄存器输出当复位(六)不正确的结构：双沿触发三、时序逻辑--时序四、时序逻辑--verilog实现五、时序逻辑--行为建模(一)例1(二)例2六、时序逻辑--状态机设计一、时序逻辑–正确结构二、时序逻辑–不正确结构(一)组合逻辑环(二)组合逻辑当时钟always@(*)beging=a+b;
always@(*)begin
g=a+b;
end
always@(posedge g )begin
f<= 1'b1;
end
always@(posedge clk )begin
g<=a+b;
end
always@(posedge g )begin
f<= l'b1;
end
always@(*)begin
g=a+b;
end
always@(posedge clk or negedge g )begin
if(g=1'b0)
f<=1'b0;
else
f<= 1'b1;
end
a
3015
3346
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
最低0.47元/天 解锁文章
