FPGA入门大串讲之005.时序逻辑

005.时序逻辑

一、时序逻辑–正确结构

二、时序逻辑–不正确结构

(一)组合逻辑环

(二)组合逻辑当时钟

always@(*)begin
g=a+b;
end
always@(posedge g )begin
f<= 1'b1;
end

(三)不推荐的结构：寄存器输出当时钟

always@(posedge clk )begin
g<=a+b;
end
always@(posedge g )begin
f<= l'b1;
end

(四)组合逻辑当复位

always@(*)begin
g=a+b;
end
always@(posedge clk or negedge g )begin
if(g=1'b0)
f<=1'b0;
else
f<= 1'b1;
end

(五)不推荐的结构：寄存器输出当复位

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