周问题回复：20180715

doacho@sohu.com

杜老师您好：
        我现在正学习调制解调，购买并正在拜读您Altera版三本和锁相环技术这一整套著作，收获很大，FPGA数字信号处理方面刚开始接触，相关知识掌握不够深入和全面，目前在学习BPSK解调后位同步中遇到这么一个问题：
        实验板FPGA逻辑运行时钟是100MHz，测试数据是12.5MHz的正弦波，使用您的例程加上5Hz的基带码率频偏就无法正确恢复时钟。在Matlab中基带频偏可以加到100KHz（滤波器参数不变）。根据参考文献Gardner性能分析一文，将BlTs值增大也没有改善。
        想请教您这种情况是什么原因（除工程化中造成的数据精度损失外），又该从哪里入手来解决这种问题？

        感谢您的阅看并期待您的回复！

回复：

       Gardner位同步算法，如果数据速率为12.5M,仅加上5Hz偏频，同步算法一定是可以收敛的。根据算法原理，收敛后的ut应该是锯齿形状（很缓慢）。建议你调试的步骤：1）抛开BPSK前端的载波同步电路，直接调试位同步算法；2）确保BPSK前端载波已同步，再联合调试BPSK及GARDNER算法。