FPGA技术
发布“FPGA技术”课程的相关资源及交流情况。
杜勇老师
退伍军人、电子工程师、高校教师。四川省广安市人,现定居于成都。出版《数字滤波器的MATLAB与FPGA实现》、《数字通信同步技术的MATLAB与FPGA实现》、《数字调制解调技术的MATLAB与FPGA实现》、《锁相环技术原理及FPGA实现》等多部著作。邮箱:duyongcn@sina.cn
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2021-02-22
新书即将上市《Xilinx FPGA数字信号处理设计——基础版》今天从出版社获悉,新书《Xilinx FPGA数字信号处理设计——基础版》已在印刷中,近期即将上市,获请关注!新书的所有实例均可在CXD301平中上验证测试。祝愿大家在新的一年里身体健康、工作顺利、生活幸福、万事如意!...原创 2021-02-22 21:30:55 · 590 阅读 · 1 评论 -
新书预告:Xilix FPGA数字信号处理设计——基础版
掌握FPGA数字信号处理设计需满足三个条件:熟悉FPGA设计方法、理解数字信号处理理论、掌握理论的工程实现方法。对初学者来讲,每个条件看似都难以逾越。杜勇老师完美融合课程教学与工程设计的需求特点,以独特的视角精心编写章节内容,深入浅出讲解设计的原理、方法、步骤和关键技术,逐步引领读者步入FPGA数字信号处理设计的殿堂。-----------前言---------------------------为什么要写这本书 记得上中学时,每周五下午是作文课,老师常常会要求大家在...原创 2020-06-09 10:43:26 · 2134 阅读 · 2 评论 -
MeionDZ:将BUFG上的时钟信号通过FPGA的普通IO输出
将BUFG上的时钟信号通过FPGA的普通IO输出转载左氏浮夸最后发布于2016-10-06 12:08:41阅读数 4094收藏展开如需转载,请将下列字段一起转载。新浪海风博客http://blog.sina.com.cn/dingyunfeng声明:以下内容仅指Xilinx Spartan6系列,其他FPGA并不一定适用。FPGA的设计中,时...转载 2020-04-24 21:53:58 · 496 阅读 · 0 评论 -
如何学习数字通信FPGA设计
经常收到读者的邮件咨询。如何才能学习好数字通信的FPGA设计技术?您的三本图书[数字滤波器MATLAB与FPGA实现(简称滤波器)、数字通信同步技术的MATLAB与FPGA实现(简称同步技术)、数字调制解调技术的MATLAB与FPGA实现(简称调制解调)],该先学哪一本呢? 数字通信技术的FPGA设计知识专业性比较强,学好她确实需要花费很大的功夫才行。 ...原创 2020-04-16 07:07:54 · 3081 阅读 · 0 评论 -
ModelSim安装问题2
Q:杜老师,您好!购买CXD301后,第一次下载ISE软件包,解压有个错误,如下所示,安装运行的程序有出现,左下角有个球,运行安装时,打开ISE,出现chip host界面,跟视频的讲解不一样;咨询了一下网店员,他说可能下载不完整,我又重新下载了一次,还是这样子,已经折腾好多天了,求老师解答啊,麻烦了,谢谢!A:2020-04-14 14:27:15,"Duyong...原创 2020-04-14 22:18:35 · 1505 阅读 · 0 评论 -
ISE/ModelSim安装问题说明
Q:谢谢杜老师您的回复按照视频步骤来操作,打开ISE14.7却出现这样的界面,所以又来麻烦您了,为什么打开如老师讲解的那样的ISE14.7,却出现chip Host ,烦请老师有空时帮忙解答一下A:1)首先一定严格按视频操作步骤安装,包括路径,各种选项等, 一般绝大多数电脑都能成功安装。2)其次一般安装在C盘默认目录。3)不能打开杀毒软件及防火墙软件。4)可能是其...原创 2020-04-13 12:09:27 · 830 阅读 · 0 评论 -
新书即将上市!
大家好!我的新书《数字通信同步的MATLAB与FPGA实现——Altera/Verilog版(第2版)》、《数字调制解调技术的MATLAB与FPGA实现——Altera/Verilog版(第2版)》已开始印刷,即将全国发行,敬请关注!...原创 2020-04-07 21:24:38 · 438 阅读 · 3 评论 -
MEION:如何计算计数器的周期
注:上面这段代码中的clk_256hz是想产生25MHz的信号(clk是50MHz)。信号命名需要规范才好呵,否则很容易误导。在做实验三时,想通过上图所示的程序代码将50mhz(clk)的时钟分频得到为25mhz(clk_256)的时钟。初以为,它们的分频系数为2,计数值为1,所以写的判断语句为cnt1>1,错误的以为便可以得到25mhz的时钟,但是仿真的结果如下图所示,利用光标测出...原创 2020-03-18 22:10:08 · 1004 阅读 · 0 评论 -
MEION:时钟IP核与分频电路信号波形观察问题
Q:A:时钟IP核输入输出的频率都有一定的范围。只能产生一些固定的频率时钟信号,不具备产生任意时钟频率的能力。且输入输出时钟的频率一般为M级。当系统中的时钟频率较低时,(不到M级),一般不采用IP核的方式生成所需频率的时钟信号,而采用计数器分频的方式。...原创 2020-03-17 14:38:27 · 425 阅读 · 1 评论 -
MEION:杜老师主讲的ISE/ModelSim入门视频
杜勇老师主讲的ISE14.7/ModelSim入门视频:链接:https://pan.baidu.com/s/1NDO1pJCnSV1kPvmWrhZ6Dw提取码:47mf复制这段内容后打开百度网盘手机App,操作更方便哦...原创 2020-03-11 15:59:28 · 538 阅读 · 0 评论 -
FPGA技术:ISE14.7、ModelSim安装教程
由杜勇老师主讲的 ISE14.7安装方法、步骤。链接:https://pan.baidu.com/s/1plRDzWe6XpMYWeEGs_K0Pw提取码:ualr由杜勇老师主讲的ModelSim10.1c安装方法、步骤。链接:https://pan.baidu.com/s/1a4Fj9b8yMSwm2F8q2ywQUg提取码:eudi...原创 2020-03-08 17:10:22 · 774 阅读 · 0 评论 -
转载:FPGA进行AD采样的噪声问题
转载至 FPGA哪些事 微信公众号:刚哥专栏008.诡异的噪声刚哥FPGA那点事儿2015-10-20午饭回来,有些犯困,正琢磨着打个盹儿,突然有人从后面拍了我一下。回头一看,原来是雷炎,他所在事业部做的都是高大上的项目,我们平时接触不多,不太熟悉。他冲我笑道:“打扰你休息了。”我赶紧站起来,道:“没关系,什么事?”他靠在桌子上,道:“要不我就不找你了...转载 2019-11-28 17:25:34 · 3508 阅读 · 3 评论 -
q&a: DSPBUILDER采用FPGA实现相关内容
原创 2019-11-18 14:49:22 · 194 阅读 · 0 评论 -
转载:Xilinx的ISE生成模块ngc网表文件
转载:Xilinx的ISE生成模块ngc网表文件ISE中,右击“Synthesize”,选中“Process Properties”,将“Xilinx Specific Options:-iobuf”的对勾取消。将取消模块的ioBuff,因为模块将作为其他模块的内部模块使用。如下图所示:注:应用时,需要为每个模块建立.v或者.vhl的blackbox文件。 在工程中将...转载 2019-08-29 16:39:28 · 2694 阅读 · 0 评论 -
转载:详解Quartus导出网表文件:.qxp和.vqm
详解Quartus导出网表文件:.qxp和.vqmwww.cnblogs.com2013-12-31 17:38当项目过程中,不想给甲方源码时,该如何?我们可以用网表文件qxp或者vqm对资源进行保护。下面讲解这两个文件的具体生成步骤:一、基本概念QuartusII的qxp文件为QuartusII Exported Partition,用于创建综合或者PAR之后的网表文件。...转载 2019-08-29 16:32:25 · 943 阅读 · 0 评论 -
FPGA技术:将BUFG上的时钟信号通过FPGA的普通IO输出
转载:如需转载,请将下列字段一起转载。新浪海风博客http://blog.sina.com.cn/dingyunfeng声明:以下内容仅指Xilinx Spartan6系列,其他FPGA并不一定适用。FPGA的设计中,时钟系统的设计极其重要,通常时钟信号会使用BUFG网络减少传输延迟,提高系统性能并增强系统的稳定性。在实际使用中,经常会遇到需...转载 2019-08-15 21:52:30 · 2057 阅读 · 0 评论 -
FPGA技术:Quartus如何将sof文件转换成jic文件
单击file->convert progamming files2)在弹出的对话框中进行文件类型设置:programming file type:选择JTAG Indirect Configurtion File(.jic)configuration device: epcq128 (说明,此处根据板子实际配置flash设置,EPCS16,与M25P16兼容,其它型号类似)...原创 2018-12-31 10:22:19 · 4726 阅读 · 0 评论 -
ISE14.7在Win10系统下的兼容问题
转自博客:https://blog.csdn.net/weixin_40858141/article/details/80380834 win10下安装低版本ISE会出现闪退,本文推荐安装14.7版本,虽然也出现小问题,但阅读本文后你会感觉so easy1.首先登陆Xilinx官网下载安装包,一共四个都要下载,并放在同一文件夹里(我放的是D盘)下之前先要注册一个xilinx账号,自己...转载 2018-12-16 19:43:28 · 9303 阅读 · 3 评论 -
FPGA技术:ISE14.7 Win10安装问题
转载:https://blog.csdn.net/zyf2333/article/details/79870909 对于电子工程师来说,很多电路设计仿真软件都是特别大的,安装下来一般都是上G,甚至几十G,而且win7的兼容性也是最好的,不愿意升级win10是因为麻烦,而且没有必要,对于很多的设计软件来说win10还没有完全兼容,而且还不停自动更新,时间很珍贵的,谁愿意浪费大把时间搞什么兼容性...转载 2018-12-27 15:00:49 · 1144 阅读 · 0 评论 -
FPGA技术:Altera双时钟调试问题
在调试Altrea信号处理板时,出现下面的奇怪现象:板上有两块独立晶振:对两路时钟输入分别用PLL核例化,发现一个时钟的频率自动降低几百倍;对1路时钟同时例化两个IP核,也会出现某个PLL核输出频率不对的情况;对1路时钟用PLL例化,另一个时钟直接用计数器分频获得其它频率信号,均正确。这是ALTERA本身芯片的原因?或者PLL用法还有什么特殊的要求?在使用CRD500时,如...原创 2019-01-20 06:54:24 · 752 阅读 · 0 评论 -
FPGA技术:Quartus无法生成IP核问题
在Quartus中生成IP核 时,有时候会出现IP核生成界面停止运刷新的情况,如下图如示:我们只需启动计算机任务管理器(如何启动?ctr+Alt+Del,再选择“任务管理器即可”)而后在任务管理器中找到进程:quartus_map.exe,将这个进程结束,IP核就能正常成生了。如仍无未法解决问题(以上的方便经验证,目前还未遇见无法解决的),请参考另一篇参考博文(这篇博文仅作参考...原创 2019-01-21 08:03:26 · 2844 阅读 · 0 评论 -
FPGA技术:ISE中的ChipScope使用方法
转载:https://www.cnblogs.com/liujinggang/p/9813863.html 一、软件与硬件平台 软件平台: 操作系统:Windows 8.1 开发套件:ISE14.7 硬件平台: FPGA型号:XC6SLX45-CSG324二、ChipScope介绍 ChipScop...转载 2019-01-28 20:02:41 · 1269 阅读 · 0 评论 -
FPGA技术:ChipScope与Matlab
如何将ChipScope中的数据导出来,形成文件,再采用Matlab读取数据,进一步分析。这个思路与ModelSim仿真数据写入文件,再采用Matlab读取数据进一步分析的思路是一样的。1)ChipScope导出数据。先把要导出的数据集合成总线数据形式。我们可以看一下在ChipScope下的总线数据波形接下来可以将这个数据导出到文件中了。选中菜单中的File->...原创 2019-01-29 08:53:12 · 1308 阅读 · 1 评论 -
FPGA技术:阻塞赋值与非阻塞赋值
转载:https://www.cnblogs.com/leaftime/p/6023566.html前言:阻塞与非阻塞赋值是Verilog语言中最基本的部分,也是让大部分Verilog新手最困惑的地方。关于阻塞与非阻塞的著作文章可谓汗牛充栋,这些文章对阻塞与非阻塞赋值的原理进行了非常详细的讲解,但新手读了之后依然有种似懂非懂的感觉,编码过程中一如既往的犯错。所以,本文的目的立足于提供一种实用化...转载 2019-02-09 21:30:33 · 1790 阅读 · 0 评论 -
FPGA技术:FPGA的三种建模方法
转载:https://blog.csdn.net/zsh1422728529/article/details/48690191HDL建模时,除了可以用不同层次的基本描述方式建模外,还可以根据其对信号的描述方式不容划分为以下三种:/1、数据流建模2、行为建模3、结构化建模在模块中对信号资源分配(或组合逻辑的连接)的描述,成为数据流描述,或称为数据流描述;在模块中对信号的行为进行描...转载 2019-02-10 22:10:19 · 2280 阅读 · 0 评论 -
转载:如何学习FPGA
转载:https://blog.csdn.net/k331922164/article/details/44626989一、入门首先要掌握HDL(HDL=verilog+VHDL)。第一句话是:还没学数电的先学数电。然后你可以选择verilog或者VHDL,有C语言基础的,建议选择VHDL。因为verilog太像C了,很容易混淆,最后你会发现,你花了大量时间去区分这两种语言...转载 2019-04-10 19:25:05 · 1027 阅读 · 0 评论 -
FPGA技术:转载-使用Chipscope时如何防止reg_wire型信号被优化掉
转载-使用Chipscope时如何防止reg_wire型信号被优化掉https://blog.csdn.net/wangkeyen/article/details/17411613?tdsourcetag=s_pcqq_aiomsg随着FPGA设计复杂程度越来越高,芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析仪价格十分昂贵,而且操作比较复杂。目前,FPGA芯片的两大供应商都为自...转载 2019-04-12 10:35:00 · 335 阅读 · 0 评论 -
FPGA技术:Quartus中进行ModelSim的设置方法
Quartus仿真提示:Can't launch the ModelSim-Altera software1)设计mtst.v文件,是一个计数器2)setting –modelSim-Altera3)start-test write bench4) Add tst file5) 编辑.vt文件6) 设置仿真选项单击Qua...原创 2019-04-13 22:25:01 · 2558 阅读 · 0 评论 -
FPGA技术:Win10安装ISE14.7问题
ISE14.7对win7支持很好,安装或破解都非常简单,使用相当稳定。ISE14.7对Win10的支持不太友好,需要设置很多东西才能正常使用。所以,如果可以的话,建议大家尽量采用win7系统做FPGA开发。如果系统是Win10,或一些电脑不支持安装win7,只好一步步,静下心来完成设置及破解。由于ISE14.7对Win10的支持不太友好,可能出现不同的电脑,都安装的是win10,但安装破解...原创 2019-05-14 08:27:51 · 1700 阅读 · 2 评论 -
转载:设置Vivado压缩BIT文件的两种方法
转载:http://www.elecfans.com/emb/20181220835032.html在调试Vivado 过程中,由于生成的BIT文件过大,而我使用的FLASH又是32MBIT的,出现了FLASH过小,无法烧录的情况。网上搜索到的方法都是说“generateprogamming file下会有一个属性,进去了在-g compress后面打勾”,但是我使用的是VIVADO2017...转载 2019-05-16 17:34:18 · 5001 阅读 · 1 评论 -
转载:ISE如何压缩BIT文件
转载:https://blog.csdn.net/weixin_38621214/article/details/86484573问题:在使用ISE时生成的bit文件有4.02MB,但是,板子上的flash(XCF32PVOG48C)只有32Mb。将bit文件转化成mcs文件时,提示如下错误:方法:1、右击"Generate Programming File",点击"Process...转载 2019-05-16 17:36:37 · 1549 阅读 · 0 评论 -
Quartus 全功能IP版与 非IP核版的区别
1 如何确认安装的版本是Quartus_allIP还是Quartus_noIP?在Quartus界面中单击Tools->license setpup,如下图:图1 打开license设置界面 打开许可证设置界面,如下图(Quartus_noIP版)。图2 license设置界面(Quartus_noIP版)在左侧单击License Setup,弹出L...原创 2019-05-30 16:52:40 · 3720 阅读 · 1 评论 -
FPGA技术:Altera-程序烧写错误
编译完成程序后,开始sof文件下载,出现下图所示错误信息:翻译一下信息:大致是说JTAG的ID码一不致。也就是说程序中的FPGA芯片与目标芯片不致。查看开发板手册,果然,程序中选用的型号与开发板器件型号不相同。在工程文件中修改器件型号,重新下载。OK!...原创 2018-12-30 22:35:21 · 2573 阅读 · 0 评论