基于PYNQ的神经网络硬件加速（一）pool实现

最新推荐文章于 2024-07-31 08:30:31 发布

李老狗在看FPGA

最新推荐文章于 2024-07-31 08:30:31 发布

阅读量3.4k

点赞数 2

本文链接：https://blog.csdn.net/qq_37512669/article/details/84800479

版权

本文深入探讨如何使用PYNQ平台进行神经网络硬件加速，重点解析池化（pooling）操作的硬件实现，通过pool_core.h和pool_core.cpp文件详细阐述加速原理。

摘要由CSDN通过智能技术生成

pool_core.h

#ifndef __POOL_CORE_H__
#define __POOL_CORE_H__

#include <ap_int.h>
#include <iostream>

typedef float Dtype_f;

void Pool(ap_uint<16> CHin,ap_uint<16> Hin,ap_uint<16> Win,
		ap_uint<8> Kx,ap_uint<8> Ky,ap_uint<2> mode,
		Dtype_f feature_in[],Dtype_f feature_out[]
	);//mode: 0:MEAN, 1:MIN, 2:MAX

#endif

pool_core.cpp

#include "pool_core.h"

#define max(a,b) ((a>b)?a:b)
#define min(a,b) ((a>b)?b:a)

void Pool(ap_uint<16> CHin,ap_uint<16> Hin,ap_uint<16> Win,
		ap_uint<8> Kx,ap_uint<8> Ky,ap_uint<2> mode,
		Dtype_f feature_in[],Dtype_f feature_out[]
	)//mode: 0:MEAN, 1:MIN, 2:MAX
{
	#pragma HLS INTERFACE m_axi depth=4294967295 port=feature_out offset=slave
	#pragma HLS INTERFACE m_axi depth=4294967295 port=feature_in offset=slave
	#pragma HLS INTERFACE s_axilite port