modelsim仿真
在编译VHDL文件时,可以使用vcom -2008指令,这样可以避免较低版本VHDL语言编译器报错。
在仿真带有VIVADO的IP核的工程时,只需要添加实际工程用到的HDL文件,否则仿真结果IP没有正常工作。如(stub.v,netlist.v不需要加进去)
modelsim仿真
在编译VHDL文件时,可以使用vcom -2008指令,这样可以避免较低版本VHDL语言编译器报错。
在仿真带有VIVADO的IP核的工程时,只需要添加实际工程用到的HDL文件,否则仿真结果IP没有正常工作。如(stub.v,netlist.v不需要加进去)