数字ic笔试杂散知识点

数字ic笔试杂散知识点

（1）二进制编和格雷码利弊

二进制编码、格雷码编码使用最少的触发器，消耗较多的组合逻辑，而独热码编码反之。独热码编码的最大优势在于状态比较时仅仅需要比较一个位，从而一定程度上简化了译码逻辑。虽然在需要表示同样的状态数时，独热编码占用较多的位，也就是消耗较多的触发器，但这些额外触发器占用的面积可与译码电路省下来的面积相抵消。
Binary（二进制编码）、gray-code（格雷码）编码使用最少的触发器，较多的组合逻辑，而one-hot（独热码）编码反之。one-hot 编码的最大优势在于状态比较时仅仅需要比较一个bit，一定程度上从而简化了比较逻辑，减少了毛刺产生的概率。由于CPLD更多地提供组合逻辑资源，而FPGA更多地提供触发器资源，所以CPLD多使用gray-code，而FPGA多使用one-hot编码。另一方面，对于小型设计使用gray-code和binary编码更有效，而大型状态机使用one-hot更高效。

（2）RS触发器

R S不能同时为零

（3）静态时序分析 STA与动态时序分析比较

静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。
优点：
1.它不需要输入向量就能穷尽所有的路径；
2.运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计。因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。
缺点
静态时序分析只能对同步电路进行分析，而不能对异步电路进行时序分析。

动态时序分析 DTA
动态时序模拟就是通常的仿真
优点
比较精确，而且同静态时序相比较，它适用于更多的设计类型。
缺点
1.分析的速度比较慢
2.需要使用输入矢量，这使得它在分析的过程中有可能会遗漏一些关键路径，着规模增大，所需要的向量数量以指数增长，且这种方法难以保证足够的覆盖率。

（4）例题

芯片接口的三态数据总线实现时如何处理 (D)
A. 在芯片各功能子模块内把三态数据总线转为单向的两组总线
B. 在芯片内部总线使用的地方把三态数据总线转为单向的两组总线
C. 不需要转换
D. 在芯片顶层把三态数据总线转为单向的两组总线
FPGA中设定一个信号为三态门，在Verilog中，就是设定该信号的类型为inout。通常用在总线接口中，因为在一个总线上同时只能有一个设备端口作输出，这时其他端口必须在高阻态，同时可以输入这个输出端口的数据。所以，设备端口要挂在一个总线上，必须通过三态缓冲器。
NOTE:fpga代码设计中，记得有一条“原则”，对于三态口，尽量在顶层模块使用三态，不要在内部子模块使用三态，不然会带来一系列问题。因此最好在芯片顶层就把三态数据总线分成两根，内部就不再使用三态门了。

（5） case语句 Note:

 casez与casex语句是case语句的两种变体, 在写testbench时用到，属于不可综合的语句。
在casez语句中，如果分支表达式某些位的值为高阻z，那么对这些位的比较就会忽略，不予考虑，而只关注其他位的比较结果。
在casex语句中，则把这种处理方式进一步扩展到对x的处理，即如果比较双方有一方的某些位的值是z或x，那么这些位的比较就不予考虑。

（6）当逻辑函数有n个变量时,共有（ D ）个变量取值组合
.A、n B、2n C、n2 D、2n
如题 答案给的2n
当逻辑函数有n个变量时,共有（ 2^n ）个变量取值组合
例,当逻辑函数有2个变量时,有00,01,10,11,共2^2=4个变量取值组合；
当逻辑函数有3变量时,有000,001,010,011,100,101,110,111,共2^3=8个变量取值组合；

（7）综合与不可综合语句

可综合与不可综合语句

（8）形式验证

所谓形式验证，是指从数学上完备地证明或验证电路的实现方案是否确实实现了电路设计所描述的功能。形式验证方法分为等价性验证、模型检验和定理证明等。详细看另一篇博文

（9）latch和DFF

锁存器 (Latch) 是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。锁存，就是把信号暂存以维持某种电平状态。锁存器和触发器是具有记忆功能的二进制存贮器件，是组成各种时序逻辑电路的基本器
件之一。
1 、latch 由电平触发，非同步控制。在使能信号有效时 latch 相当于通路，在使能信号无效时 latch 保持输出状态。 DFF由时钟沿触发，同步控制。
2、 latch 对输入电平敏感，受布线延迟影响较大，很难保证输出没有毛刺产生；DFF则不易产生毛刺。
3 、如果使用门电路来搭建 latch 和 DFF，则 latch 消耗的门资源比 DFF要少，这是 latch 比 DFF优越的地方。
4 、latch 将静态时序分析变得极为复杂。
5、目前 latch 只在极高端的电路中使用，如 intel 的 P4 等 CPU

（10）代码内部与外部质量

        代码外部质量：用户所能感受到的部分，正确性，易用性，效率，可靠性。
       内部质量（代码质量）：可维护性，灵活性，可移植性，重用，可读性，可测试性，可理解性。

（11）OSI 参考模型

       是 ISO 的建议，这一参考模型共分为七层：物理层、数据链路层、网络层、传输层、会话层、表示层和应用层。
       从协议分层模型方面来讲，TCP/IP 由四个层次组成：网络接口层、网络层、传输层、应用层。
       传输层协议主要是：传输控制协议 TCP(Transmission Control Protocol ）和用户数据报协议 UDP(User Datagram protocol ）

（12）常见的时序逻辑电路

有触发器、计数器、寄存器等。
Verilog HDL 程序设计中还使用整型数、实数和字符串型三类常量。这三类常量主要用于电路的辅助描述，在实际电路中没有这三类数值。

（13）建模注意点

建立可综合模型的原则要保证 Verilog HDL 赋值语句的可综合性，在建模时应注意以下要点 :
（1）不使用 initial 。
（2）不使用 #10。
（3）不使用循环次数不确定的循环语句，如 forever 、while 等。
（4）不使用用户自定义原语（ UDP元件）。
（5）尽量使用同步方式设计电路。
（6）除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。

（14）任务、函数区别

（15）SRAM与DRAM

静态存储单元（ SRAM） 存储原理：由触发器存储数据优点：速度快、使用简单、不需刷新、静态功耗极低；常用作 Cache。
动态存储单元（ DRAM） 存贮原理：利用 MOS管栅极电容可以存储电荷的原理，需刷新。优点： 集成度远高于 SRAM、功耗低，价格也低。尽管如此，由于 DRAM存储单元的结构简单，所用元件少，集成度高，功耗低，所以目前已成为大容量 RAM的主流产品。

（16）建模赋值

         时序电路建模时，用非阻塞赋值。
         锁存器电路建模时，用非阻塞赋值。
        用always 块建立组合逻辑模型时，用阻塞赋值。 
        在同一个 always 块中建立时序和组合逻辑电路时，用非阻塞赋值。

Verilog 中不可综合的运算符： = = = ，!= = ， / （除法）， %（取余数）。

（17） FPGA和 CPLD的区别

①CPLD更适合完成各种算法和组合逻辑， FPGA更适合于完成时序逻辑。换句话说， FPGA更适合于触发器丰富的结构，而 CPLD更适合于触发器有限而乘积项丰富的结构。
②CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的，而 FPGA的分段式布线结构决定了其延迟的不可预测性。
③在编程上 FPGA比 CPLD具有更大的灵活性。 CPLD通过修改具有固定内连电路的逻辑功能来编程， FPGA主要通过改变内部连线的布线来编程； FPGA可在逻辑门下编程，而 CPLD是在逻辑块下编程。
④FPGA的集成度比 CPLD高，具有更复杂的布线结构和逻辑实现
⑤CPLD比 FPGA使用起来更方便。
⑥ CPLD的速度比 FPGA快，并且具有较大的时间可预测性。
⑧ CPLD保密性好， FPGA保密性差。
⑨一般情况下， CPLD的功耗要比 FPGA大，且集成度越高越明显。

（18）组合逻辑与时序逻辑

组合逻辑电路可以有若个输入变量和若干个输出变量，其每个输出变量是其输入的逻辑函数，其每个时刻的输出变量的状态仅与当时的输入变量的状态有关，与本输出的原来状态及输入的原状态无关，也就是输入状态的变化立即反映在输出状态的变化。
时序逻辑电路任意时刻的输出不仅取决于该时刻的输入，而且还和电路原来的状态有关。也就是说，组合逻辑电路没有记忆功能，而时序电路具有记忆功能。
时序逻辑电路简称时序电路，它是由最基本的逻辑门电路加上反馈逻辑回路（输出到输入）或器件组合而成的电路，与组合电路最本质的区别在于时序电路具有记忆功能。时序电路的特点是：输出不仅取决于当时的输入值，而且还与电路过去的状态有关。它类似于含储能元件的电感或电容的电路，如触发器、锁存器、计数器、移位寄存器、储存器等电路都是时序电路的典型器件。

（19）施密特触发器

施密特触发器也有两个稳定状态，但与一般触发器不同的是，施密特触发器采用电位触发方式，其状态由输入信号电位维持；对于负向递减和正向递增两种不同变化方向的输入信号，施密特触发器有不同的阈值电压。利用施密特触发器状态转换过程中的正反馈作用，可以把边沿变化缓慢的周期性信号变换为边沿很陡的矩形脉冲信号。输入的信号只要幅度大于 vt+ ，即可在施密特触发器的输出端得到同等频率的矩形脉冲信号。

（20）同步与异步

同步电路的优点： 1、同步电路比较容易使用寄存器的异步复位 / 置位端，以使整个电路有一个确定的初始状态；
2、在可编程逻辑器件中，使用同步电路可以避免器件受温度，电压，工艺的影响，易于消除电路的毛刺，使设计更可 靠，单板更稳定；
3、同步电路可以很容易地组织流水线，提高芯片的运行速度，设计易实现；
4、同步电路可以很好地利用先进的设计工具，如静态时序分析工具等，为设计者提供最大便利条件，便于电路错误分析，加快设计进度。
5、所有的锁存器可以同时运行，延迟时间的计算变得极为简单；
6、无错运行，无竞争运行；
7 、任意的锁存器之间都可以自由交换数据；
8、适用于 CAD系统。
异步电路设计具有以下优点： 1 、低功耗。由于精细度时钟门控和零备耗功；
2 、高速。运算速度有实际局部延时决定，而不是有全局最差（ worstcase） 延时决定；
3 、低电磁噪声辐射。局部时钟倾向于在随机时刻启动；
4、对于电源电压、温度以及制作过程中参数的变化具有鲁棒性。时序是基 于匹配延时的（并且能够对电路和导线延迟不敏感）；
5 、更好的可重组性（composability ）和模块化（ modularity ）。采用简单的握手接口和局部时钟；
6、没有时钟分配和时钟偏移（ skew）问题。因为没有全局时钟信号，所以 不需要在整个电路中以最小相位偏斜来分配时钟。