秋招手撕代码：verilog实现常规8-3编码器和优先级8-3编码器

1、常规的8-3编码器（一次输入只有一个1）

//8-3编码器：常规8-3编码器，每次的输入只有1个1，编码输出结果为1所处的位置

module encoder(
input D0,
input D1,
input D2,
input D3,
input D4,
input D5,
input D6,
input D7,
output reg [2:0]Q2Q1Q0
    );
always@(*)begin
Q2Q1Q0=0;
case(1'b1)
D0:Q2Q1Q0=3'b000;
D1:Q2Q1Q0=3'b001;
D2:Q2Q1Q0=3'b010;
D3:Q2Q1Q0=3