以fpga端的rx为例:
ZYNQ jesd204b中rx的axi_stream接口的位宽n与配置的LANE数量L有关,n=32L,如下图所示(L为2):
去解析rx_tdate的数据时需要参考AD9371的ug-992,本设计中ADC数量M为4(两通道AD的IQ,22),LANE数量为2,单帧字节数F=2*M/L=4(ADC为16bit,2BYTE)。手册中描述的AD9371端Framer的数据打包方式为下图所示(UG-992,Page 25):
假设SAMPLE CROSSBAR配置为直通:Rx1_Q->ADC0,…Rx2_I->ADC3。
其解析过程为:
AD9371+ZYNQ结构中JESD204B IP核的AXI_STREAM接口数据结构
最新推荐文章于 2024-08-09 09:45:57 发布