FPGA丨RGB转Ycbcr算法实现

参考：小梅哥的《FPGA系统设计与验证实战指南》

一、色彩空间介绍

Gray 图像：灰度（gray）图像就是我们常说的黑白图像，由黑到白为灰阶为0-255(8bit)。

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YUV图像：YUV是被欧洲电视系统所采用的一种颜色编码方法（属于PAL），是 PAL 和 SECAM 模拟彩色电视制式采用的颜色空间。在现代彩色电视系统中，通常采用三管彩色摄影机或彩色 CCD 摄影机进行取像，然后把取得的彩色图像信号经分色、分别放大校正后得到 RGB，再经过矩阵变换电路得到亮度信号 Y和两个色差信号 B－Y（即 U）、R－Y（即 V），最后发送端将亮度和色差三个信号分别进行编码，用同一信道发送出去。这种色彩的表示方法就是所谓的 YUV色彩空间表示。

采用 YUV 色彩空间的重要性是它的亮度信号 Y 和色度信号U、 V 是分离的。YUV 主要用于优化彩色视频信号的传输，使其向后相容老式黑白电视。与 RGB 视频信号传输相比，它最大的优点在于只需占用极少的频宽（RGB要求三个独立的视频信号同时传输）。

其中“Y”表示明亮度（Luminance 或Luma），也就是灰阶值；而“U”和“V” 表示的则是色度（Chrominance 或 Chroma），作用是描述影像色彩及饱和度，用于指定像素的颜色。“亮度”是透过 RGB 输入信号来建立的，方法是将 RGB 信号的特定部分叠加到一起。“色度”则定义了颜色的两个方面─色调与饱和度，分别用 Cr 和 Cb 来表示。其中，Cr 反映了 RGB输入信号红色部分与 RGB 信号亮度值之间的差异。而 Cb 反映的是 RGB 输入信号蓝色部分与 RGB 信号亮度值之间的差异。

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二、RGB 图像转 Gray 图像方法

1、使用 RGB 图像的单通道去显示图像（R，G 或 B）

2、RGB 图像转换成 Ycbcr 图像，使用 Y 分量去显示图像，来实现彩色图像转灰度图。

三、程序设计

RGB 转 Ycbcr 算法：
计算公式： Y = 0.183R + 0.614G + 0.062B + 16;
cb = -0.101R - 0.338G + 0.439B + 128;
cr = 0.439R - 0.399G - 0.040B + 128;
输入到输出有三个 clock 的时延。
第一级流水线计算所有乘法；
第二级流水线计算所有加法，把正的和负的分开进行加法；
第三级流水线计算最终的和，若为负数取 0；

/* 
RGB 转 Ycbcr 算法
计算公式：
Y = 0.183R + 0.614G + 0.062B + 16;
cb = -0.101R - 0.338G + 0.439B + 128; 
cr = 0.439R - 0.399G - 0.040B + 128;
 其中，时序在计算过程中完全没有用到
 输入到输出有三个 clock 的时延。
 第一级流水线计算所有乘法；
 第二级流水线计算所有加法，把正的和负的分开进行加法；
 第三级流水线计算最终的和，若为负数取 0；
*/
`timescale 1ns/1ps
module rgb_to_ycbcr(
 input clk,
 input [7 : 0] i_r_8b,
 input [7 : 0] i_g_8b,
 input [7 : 0] i_b_8b,
 
 input i_h_sync,
 input i_v_sync,
 input i_data_en,
 
 output [7 : 0] o_y_8b,
 output [7 : 0] o_cb_8b,
 output [7 : 0] o_cr_8b,
 
 output o_h_sync,
 output o_v_sync, 
 output o_data_en 
);
/****************parameters**********************/
//multiply 256
parameter para_0183_10b = 10'd47; //0.183 定点数
parameter para_0614_10b = 10'd157;
parameter para_0062_10b = 10'd16;
parameter para_0101_10b = 10'd26;
parameter para_0338_10b = 10'd86;
parameter para_0439_10b = 10'd112;
parameter para_0399_10b = 10'd102;
parameter para_0040_10b = 10'd10;
parameter para_16_18b = 18'd4096;
parameter para_128_18b = 18'd32768;
/******************************************************/
/**************signals*********************************/
wire sign_cb;
wire sign_cr;
reg[17: 0] mult_r_for_y_18b;
reg[17: 0] mult_r_for_cb_18b;
reg[17: 0] mult_r_for_cr_18b;

reg[17: 0] mult_g_for_y_18b;
reg[17: 0] mult_g_for_cb_18b;
reg[17: 0] mult_g_for_cr_18b;

reg[17: 0] mult_b_for_y_18b;
reg[17: 0] mult_b_for_cb_18b;
reg[17: 0] mult_b_for_cr_18b;

reg[17: 0] add_y_0_18b;
reg[17: 0] add_cb_0_18b;
reg[17: 0] add_cr_0_18b;

reg[17: 0] add_y_1_18b;
reg[17: 0] add_cb_1_18b;
reg[17: 0] add_cr_1_18b;

reg[17: 0] result_y_18b;
reg[17: 0] result_cb_18b;
reg[17: 0] result_cr_18b;

reg[9:0] y_tmp;
reg[9:0] cb_tmp;
reg[9:0] cr_tmp;

reg i_h_sync_delay_1;
reg i_v_sync_delay_1;
reg i_data_en_delay_1;
 
reg i_h_sync_delay_2;
reg i_v_sync_delay_2;
reg i_data_en_delay_2;
 
reg i_h_sync_delay_3;
reg i_v_sync_delay_3;
reg i_data_en_delay_3;
/**************************************************/
/******************initial*************************/
initial
begin
 mult_r_for_y_18b <= 18'd0;
 mult_r_for_cb_18b <= 18'd0;
 mult_r_for_cr_18b <= 18'd0;
 
 mult_g_for_y_18b <= 18'd0;
 mult_g_for_cb_18b <= 18'd0;
 mult_g_for_cr_18b <= 18'd0;
 mult_b_for_y_18b <= 18'd0;
 mult_g_for_cb_18b <= 18'd0;
 mult_b_for_cr_18b <= 18'd0;
 add_y_0_18b <= 18'd0;
 add_cb_0_18b <= 18'd0;
 add_cr_0_18b <= 18'd0;
 
 add_y_1_18b <= 18'd0;
 add_cb_1_18b <= 18'd0;
 add_cr_1_18b <= 18'd0;
 
 result_y_18b <= 18'd0;
 result_cb_18b <= 18'd0;
 result_cr_18b <= 18'd0;
 
 i_h_sync_delay_1 <= 1'd0;
 i_v_sync_delay_1 <= 1'd0;
 i_data_en_delay_1 <= 1'd0;
 
 i_h_sync_delay_2 <= 1'd0;
 i_v_sync_delay_2 <= 1'd0;
 i_data_en_delay_2 <= 1'd0; 
end
/********************************************************/
 
/**************arithmetic********************************/
//LV1 pipeline : mult
always @ (posedge clk)
begin
 mult_r_for_y_18b <= i_r_8b * para_0183_10b;
 mult_r_for_cb_18b <= i_r_8b * para_0101_10b;
 mult_r_for_cr_18b <= i_r_8b * para_0439_10b;
end
always @ (posedge clk)
begin
 mult_g_for_y_18b <= i_g_8b * para_0614_10b;
 mult_g_for_cb_18b <= i_g_8b * para_0338_10b;
 mult_g_for_cr_18b <= i_g_8b * para_0399_10b;
end
always @ (posedge clk)
begin
 mult_b_for_y_18b <= i_b_8b * para_0062_10b;
 mult_b_for_cb_18b <= i_b_8b * para_0439_10b;
 mult_b_for_cr_18b <= i_b_8b * para_0040_10b;
end
//LV2 pipeline : add
always @ (posedge clk)
begin
 add_y_0_18b <= mult_r_for_y_18b + mult_g_for_y_18b;
 add_y_1_18b <= mult_b_for_y_18b + para_16_18b;
 
 add_cb_0_18b <= mult_b_for_cb_18b + para_128_18b;
 add_cb_1_18b <= mult_r_for_cb_18b + mult_g_for_cb_18b;
 
 add_cr_0_18b <= mult_r_for_cr_18b + para_128_18b;
 add_cr_1_18b <= mult_g_for_cr_18b + mult_b_for_cr_18b;
end
//LV3 pipeline : y + cb + cr
assign sign_cb = (add_cb_0_18b >= add_cb_1_18b);
assign sign_cr = (add_cr_0_18b >= add_cr_1_18b);
always @ (posedge clk)
begin
 result_y_18b <= add_y_0_18b + add_y_1_18b;
 result_cb_18b <= sign_cb ? (add_cb_0_18b - add_cb_1_18b) : 18'd0;
 result_cr_18b <= sign_cr ? (add_cr_0_18b - add_cr_1_18b) : 18'd0;
end
always @ (posedge clk)
begin
 y_tmp <= result_y_18b[17:8] + {9'd0,result_y_18b[7]};
 cb_tmp <= result_cb_18b[17:8] + {9'd0,result_cb_18b[7]};
 cr_tmp <= result_cr_18b[17:8] + {9'd0,result_cr_18b[7]};
end
//output
assign o_y_8b = (y_tmp[9:8] == 2'b00) ? y_tmp[7 : 0] : 8'hFF;
assign o_cb_8b = (cb_tmp[9:8] == 2'b00) ? cb_tmp[7 : 0] : 8'hFF;
assign o_cr_8b = (cr_tmp[9:8] == 2'b00) ? cr_tmp[7 : 0] : 8'hFF;
/****************************************************************/
/*******************timing***************************************/
always @ (posedge clk)
begin
 i_h_sync_delay_1 <= i_h_sync;
 i_v_sync_delay_1 <= i_v_sync;
 i_data_en_delay_1 <= i_data_en;
 
 i_h_sync_delay_2 <= i_h_sync_delay_1;
 i_v_sync_delay_2 <= i_v_sync_delay_1;
 i_data_en_delay_2 <= i_data_en_delay_1;
 
 i_h_sync_delay_3 <= i_h_sync_delay_2;
 i_v_sync_delay_3 <= i_v_sync_delay_2;
 i_data_en_delay_3 <= i_data_en_delay_2;
end
//--------------------------------------
//timing
//-------------------------------------- 
assign o_h_sync = i_h_sync_delay_3;
assign o_v_sync = i_v_sync_delay_3;
assign o_data_en = i_data_en_delay_3;
/***********************************************************/
endmodule

四、附录

还有一点需要注意的是，因为在FPGA中显示图像时经常使用RGB565的数据格式，所以就会牵扯到格式转换的问题，下面简单总结一下：

1、RGB565转8位三通道

assign r_8    =    {rgb565[15:11],rgb565[15:13]};
assign g_8    =    {rgb565[10:5],rgb565[10:9]};
assign b_8    =    {rgb565[4:0],rgb565[4:2]};

2、8位三通道转RGB565

assign rgb565    =    {r_8[7:3],g_8[7:2],r_8[7:3]};

3、RGB565转16位三通道

assign red_16   = {rgb565[15:11],rgb565[15:11],1'b0,rgb565[15:11]}; 
assign green_16 = {rgb565[10:6],rgb565[10:5],rgb565[10:6]};        
assign blue_16  = {rgb565[4:0],rgb565[4:0],1'b0,rgb565[4:0]}; 

4、8位三通道转16位三通道

assign red_16   = {r_8[7:3],r_8[7:2],r_8[7:3]}; 
assign green_16 = {g_8[7:3],g_8[7:2],g_8[7:3]}; 
assign red_16   = {b_8[7:3],b_8[7:2],b_8[7:3]};