FIFO设计中与深度depth相关的问题

已于 2022-04-08 07:58:08 修改
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分类专栏： # 数字IC前端设计进阶 文章标签： fpga fifo Verilog 芯片 数字电路
于 2021-12-16 12:05:12 首次发布
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零、前言

关于同步FIFO如何设计请参考之前的一篇文章：手写同步FIFO。

关于异步FIFO如何设计请参考之前的一篇文章：手写异步FIFO。

一、如何设计depth不是2的幂次的异步FIFO？

如果FIFO的深度不是2的幂次，那么格雷码其实是不连续的，也即在最大值跳变到最小值时不止一个bit发生了变化。当然你也可以设计一个深度略大的，并且是2的幂次的FIFO，但是这样其实是浪费资源的。

例如我们需要一个深度为5的FIFO，此时我们可以设计一个深度为8的FIFO，但是这样会浪费资源。那么我们应该怎么办呢？

其实我们可以换一个思路，通过观察下表不难发现，格雷码具有对称性。0-15这16个格雷码，如果前后去掉相同个数的格雷码，那么剩余的格雷码仍然符合相邻两个数只有1 bit的跳变，也包括最后一个到第一个的跳变。
在这里插入图片描述
例如，如果要设计深度为5的FIFO，由于需要5*2 = 10个格雷码&

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耐心的小黑
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【数字IC/FPGA】任意深度异步FIFO的设计
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03-24 2092
在许多资料中，都会讲到异步FIFO的深度必须为2的幂，否则无法使用格雷码设计。那么究竟是不是这样呢？博主查阅了一些资料，发现任意深度的异步FIFO都可以通过格雷码实现，只需要施加一些额外的处理即可。本文以深度为5的异步FIFO为例，介绍了任意深度异步fifo的设计流程。 格雷码的对称性 如下图所示，格雷码不仅相邻两个数只有一个比特不同，它还有另外一个性质:首位去掉相同个数后，剩下的数仍然满足相邻数只有一个比特不同的性质，包括绕回。 这个性质给了我们启发：我们现在要设计深度为5的异步FIFO，那么为了判断空
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异步FIFO深度为何只能为偶数
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格雷码具有相邻两个地址只有1bit会反转
EDA/PLD中的FPGA异步FIFO设计中的问题与解决办法
11-10
随着数字电子系统设计规模的扩大，一些实际应用系统中往往含有多个时钟，数据不可避免地要在不同的时钟域之间传递。如何在异步时钟之间传输数据，是数据传输中一个至关重要的问题，而采用FIFO正是解决这一问题的有效方法。异步FIFO是一种在电子系统中得到广泛应用的器件，多数情况下它都是以一个独立芯片的方式在系统中应用。本文介绍一种充分利用FPGA内部的RAM资源，在FPGA内部实现异步FIFO模块的设计方法。这种异步FIFO比外部FIFO 芯片更能提高系统的稳定性。 　　1 FIFO的基本结构和工作原理 　　FIFO(First In First Out)是一种采用环形存储结构的先进先出存储器。其使
FPGA异步FIFO设计中的问题与解决办法
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RFID技术中的高速异步FIFO的设计与实现
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摘要：本文主要研究了用FPGA芯片实现异步FIFO的一种方法。通过对FPGA芯片内部EBRSRAM的深入研究．提出了一种利用格雷码对地址进行编码的异步FIFO设计方案。实践证明．增加了系统可靠性和应用灵活性。 　　引言 　　现代集成电路芯片中，随着设计规模的不断扩大．一个系统中往往含有数个时钟。多时钟带来的一个问题就是，如何设计异步时钟之间的接口电路。异步FIFO(First In First Out)是解决这个问题的一种简便、快捷的解决方案。使用异步FIFO可以在两个不同时钟系统之间快速而方便地传输实时数据．在网络接口、图像处理等方面，异步FIFO都得到广泛的应用。异步FIFO是一种先进
异步FIFO 疑难点
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异步FIFO的深度一定要是2的整次幂吗？
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在芯片设计中，遇到多比特数据跨时钟操作时，我们通常使用异步FIFO。 在使用FIFO之前，我们要计算FIFO的深度，有事后计算出的FIFO深度不一定是2的整数幂， 这时候我们需要向上取整到2的整次幂。 因为异步FIFO里面读写地址做跨时钟之前把地址做了格雷编码，然后使用格雷编码的地址做跨时钟处理。 格雷码的特点是相临（十进制表示）数字只有1bit变化，这样做跨时钟时，可以降低亚稳态的概率。 如果FIFO深度不是2的整次幂，那么地址从最大跳变到0时，相应的格雷码地址变化就不止1bit了，这样会增加亚
任意深度(非二次幂)异步fifo
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05-09 835
到对应的格雷码，比如0地址对应格雷码是001和110，1地址对应011和111，2地址对应010和101，所以把addr+(depth_ceil-depth)来进行地址的映射，再将映射的地址。2.读写地址是连续的0，1，2；本质上是计数器，但是需要在判断后两位为depth-1时把最高位取反，然后后面的位清零（因为mem深度就是3）。，这样就得到了同步到彼此时钟域的二进制地址（而不是用格雷码直接比较），剩下的空满判断就和。1.根据格雷码的对称性，比如深度为三（下文均以3为例），取。，所以应根据最高位是0。
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经常在一些资料上看到FIFO的深度应该设置为2的幂次方，否则的话格雷码不连续，多bit数据跨时钟域传输会出现多位跳转的问题，而两级同步器只能解决单bit 理论上，FIFO的深度可以是任何值，但要保证格雷码转换的时候 ...
任意深度同步FIFO设计总结（非2次幂）
博主毕竟还是人，肯定会有错误，各位看的时候发现错误提出来就好
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同步FIFO属于是最基本的模块之一了，但是对于任意深度（非2次幂与2次幂均可以）的同步FIFO可能有些难度，但是只要了解格雷码的性质就能解决。接下来将介绍整个设计的思考流程，不单单是给出解决方法。.........
CDC处理——异步FIFO
钟树的博客
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异步FIFO的关键就在于读写指针跨时钟域传输的问题，保证每次跳变仅 有1bit变化，这样无论是变化前还是变化后的读写指针被同步到另一个时钟域，都不会发生“FIFO空时继续读”、“FIFO满时继续写”这样的逻辑错误。事实上格雷码可以取2N个进行环回，例如取格雷码个数为12，在2^4=16的基础上，掐头去尾，取中间的12个格雷码，这样从0011到最大值1011中间任意两个相邻数之间只有1bit位的跳变。，但事实上，选择这个2^N的原因也是因为格雷码这么取的时候，最大值+1回到最小值时，跳变还是只有1bit。
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FIFO： 先入先出队列(First Input First Output，FIFO)这是一种传统的按序执行方法，先进入的指令先完成并引退，跟着才执行第二条指令。 1．什么是FIFO？ FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址...
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FIFO（first in first out）是一种先进先出的存储器，与栈不同，栈对应的是一种先进后出的数据存储理念。FIFO无论是在IC设计中、IP核设计中、SOC设计中都存在广泛的应用。特别是随着设计复杂度的提高，在一个系统中往往会引入多个时钟，这也就使得数据的跨时钟域处理显得尤为重要，而FIFO正是解决这一问题的有效方法。......
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事实上格雷码可以取2N个进行环回，例如取格雷码个数为12，在2^4=16的基础上，掐头去尾，取中间的12个格雷码，这样从0011到最大值1011中间任意两个相邻数之间只有1bit位的跳变。通常情况下，设计的异步FIFO的深度是2的N次方，但事实上，选择这个2^N的原因也是因为格雷码这么取的时候，最大值+1回到最小值时，跳变还是只有1bit。可以看到，任意两个相邻的数字仅有1bit发生跳变，取格雷码回环就按照：在2^4=16的基础上，掐头去尾，取中间的8个格雷码。
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weixin_61098515的博客
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