[Verilog]如何使用signed wire

[Verilog]如何使用signed wire

signed的意义

通过signed来标识变量(reg或wire)是否通过补码方式表征,其中值得指出的是signed标识wire变量时,wire本质上只是一些连线并无存储功能,所以当它们组合时,wire并不会产生编码逻辑(如unsigned reg连接signed wire时,并不会把原码转换成补码,备注:不推荐不匹配的连接,但可以signed reg连接unsigned wire)

signed wire

  1. 例如,signed wire连入c=a+b的adder中,其中a、b均为4bit,a和b的wire变量会先被扩位到5bit,以a为例的规则为:{a[[3]],a},即增加一位符号位,以双符号位的方式进行加法,其中加法器的实现为无符号数的加法逻辑,溢出则截位,其最后自动生成的加法器(‘+’)会产生5bit的c(其中的运算逻辑不再赘述,请自行推导0111+0111、1111+1111和1111+0111)。
  2. 例如unsigned wire连入,则高位补0({1’b0,a}),送入同上的加法器进行运算。

例图

下图为对signed wire进行加法运算:
图1下图为对unsigned wire进行加法运算:
图2

  • 0
    点赞
  • 7
    收藏
    觉得还不错? 一键收藏
  • 0
    评论

“相关推荐”对你有帮助么?

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值