[Verilog]如何使用signed wire
signed的意义
通过signed来标识变量(reg或wire)是否通过补码方式表征,其中值得指出的是signed标识wire变量时,wire本质上只是一些连线并无存储功能,所以当它们组合时,wire并不会产生编码逻辑(如unsigned reg连接signed wire时,并不会把原码转换成补码,备注:不推荐不匹配的连接,但可以signed reg连接unsigned wire)
signed wire
- 例如,signed wire连入c=a+b的adder中,其中a、b均为4bit,a和b的wire变量会先被扩位到5bit,以a为例的规则为:{a[[3]],a},即增加一位符号位,以双符号位的方式进行加法,其中加法器的实现为无符号数的加法逻辑,溢出则截位,其最后自动生成的加法器(‘+’)会产生5bit的c(其中的运算逻辑不再赘述,请自行推导0111+0111、1111+1111和1111+0111)。
- 例如unsigned wire连入,则高位补0({1’b0,a}),送入同上的加法器进行运算。
例图
下图为对signed wire进行加法运算:
下图为对unsigned wire进行加法运算: