FPGA中用verilog比较有符号数（signed)大小时注意事项

FPGA中用verilog比较有符号数（signed)大小时注意事项

前面调试FPGA应用，在有一段有符号数大小比较时遇到了问题，这里记录一下问题和解决办法。

代码简化为如下：

//临时测试:demo0
module test(
	output reg [2:0]  led 
);
	parameter  lev0=16'd100;
	parameter  lev1=16'd300;
	parameter  lev2=16'd500;

	wire signed [15:0] data;
	
	assign data = -200;
	
	always@(*) begin
		if(data >= lev0 )
			led = 3'b001;
		else if(data >= lev1)
			led = 3'b010;
		else if(data >= lev2)
			led = 3'b100;
		else begin
			led = 3'b000;
		end
	end

endmodule 

测试代码很简单，就是用一个有符号数和宏定义的几个参数比较，然后分区间点亮不同led，来识别数据所在的范围段。data为-200按照要求，应该是led=3‘b000，即全部熄灭。实际结果却led[0] 亮了。出现这种状况，显然和我预期不符合。

原因在于，-200被编译器处理成补码形式后，比较器进行了无符号数的比较，无符号下，负数补码自然比正数大。

进一步的，-200弄成补码很正常，但比较器却是无符号数的就不行了，这是因为parameter 定义的量被默认为unsigned ，编译器规则认为一旦涉及到无符号和有符号的混用，统一为无符号。

所以正确做法是，parameter signed lev0=16’d100，即比较输入数据统一声明成signed。

module test(

	output reg [2:0]  led 
);

	parameter	signed  lev0=16'd100;
	parameter	signed  lev1=16'd300;
	parameter	signed  lev2=16'd500;

	wire signed [15:0] data;
	
	assign data = -200;
	
	always@(*) begin
		if(data >= lev0 )
			led = 3'b001;
		else if(data >= lev1)
			led = 3'b010;
		else if(data >= lev2)
			led = 3'b100;
		else begin
			led = 3'b000;
		end
	end
endmodule

最终结果，led全部熄灭，即符合预期。