Verilog设计思路03——时序检查

在 Verilog 中，时序检查是确保数字电路正确工作的关键环节，特别是对于同步电路，需要严格满足各种时序要求。下面为你详细介绍setup（建立时间）、hold（保持时间）、recovery（恢复时间）、removal（移除时间）、width（脉冲宽度）和period（周期）这几种常见的时序检查。

一、建立时间（Setup Time）

1、定义
建立时间是指在时钟信号有效沿（如上升沿或下降沿）到来之前，数据信号必须保持稳定的最小时间。如果数据在时钟有效沿到来前的建立时间内发生变化，触发器可能无法正确采样数据，导致亚稳态。
2、Verilog 中的检查
在 Verilog 中，可以使用 specify 块来进行建立时间检查。

module setup_check;
reg clk;
reg data;
wire q;

// 假设这是一个简单的 D 触发器
always @(posedge clk) q <= data;

specify
    // 定义从 data 到 clk 上升沿的建立时间检查，要求建立时间为 2 个时间单位
    specparam tsetup = 2;
    $setup(data, posedge clk, tsetup);
endspecify

initial begin
    clk = 0;
    data = 0;
    #5 data = 1;
    #2 clk = 1;
    #1 clk = 0;
end endmodule