IC/FPGA设计中的静态时序分析(STA)

静态时序分析的概念

静态时序分析（Static Timing Analysis, STA），或称静态时序验证，是电子工程中，对数字电路的时序进行计算、预计的工作流程，该流程不需要通过输入激励的方式进行仿真。它是IC/FPGA设计中至关重要的一环，也是笔试面试中常考的点

建立时间和保持时间

如图所示,建立时间$T_{setup}$是指在时钟上升沿到来之前，数据必须保持稳定的最小时间，以便保证数据被正确采用，而保持时间$T_{hold}$是指在时钟上升沿到来之后，数据仍然需要保持稳定的最小时间,以便数据可以被正确传输，两者之中有其一不满足，电路就有可能无法正常工作。

STA经典例子

如图所示,Comb表示组合逻辑,Clock Skew表示时钟偏移，假设两个D触发器都在上升沿被触发。$T_{cq}$为寄存器clock端到Q端的延迟,$T_{comb}$为组合逻辑的延迟,$T_{su}$和$T_{hd}$分别为寄存器的建立时间和保持时间,$T_{skew}$为时钟偏移，$T_{clk}$为时钟周期，要求写出建立时间和保持时间所应该满足的约束。

如图所示，以CLK1的第一个上升沿为原点,则Q1在$T_{cq}+T_{comb}$稳定，而CLK2的第二个上升沿在$T_{clk}+T_{skew}$到达，由建立时间的定义，若要使得电路正常工作，则有
$$T_{cq}+T_{comb}+T_{su}\le T_{clk}+T_{skew}\text{\hspace{1em}(1)}$$
根据上式，不难得到最大的时钟频率为
$$f_{max}=\frac{1}{T_{cq}+T_{comb}+T_{su}-T_{skew}}$$
再来考虑保持时间,这次以第二个CLK1上升沿为原点，则Q1在$T_{cq}+T_{comb}$时刻发生变换,而CLK2的上升沿在$T_{skew}$达到，根据保持时间的定义，若要使电路正常工作，则有
$$T_{cq}+T_{comb}-T_{skew}\ge T_{hd}\text{\hspace{1em}(2)}$$
当然，如果考虑布线延时，则有如下式子: