FPGA基础
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硬件大爷
从事硬件开发,软件开发
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FPGA常见问题
1.使用IP核,编译报错如:Error (12007): Top-level design entity “ip_core” is undefined在文件添加里面右键单击你的顶层文件,然后选择 set as top Top-level entity,设置成功如图的abc图标原创 2021-08-23 16:55:19 · 511 阅读 · 0 评论 -
ModelSim程序仿真操作
(1)ctrl + a 全选(2)ctrl + G 分组(3)点击一下去除路径显示(4)重新运行仿真:复位+修改时间+开始运行原创 2021-08-23 11:07:09 · 986 阅读 · 0 评论 -
Verilog HDL关键字wire reg区分
wire 型数据常用来表示以assign关键字指定的组合逻辑信号,模块的输入输出端口类型都默认为wire型,wire相当于物理连线,默认初始值是z。reg 型表示的寄存器类型,用于always模块内被赋值的信号,必须定义为reg型,代表触发器,常用于时序逻辑电路,reg相当于存储单元,默认初始值是x。在实际运用中wire只能被assign连续赋值reg只能在initial和always中赋值...原创 2021-08-19 09:48:47 · 341 阅读 · 0 评论 -
VerilogHDL基础语法
关键字原创 2021-08-17 13:14:04 · 354 阅读 · 0 评论