【手把手带你学UVM】~ 记录遇到的一切错误

最新推荐文章于 2024-01-26 10:56:00 发布

IC二舅

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分类专栏： SystemVerilog && UVM 文章标签： fpga开发集成测试

本文链接：https://blog.csdn.net/qq_40549426/article/details/125815312

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SystemVerilog && UVM 专栏收录该内容

6 篇文章

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0. 前言
1. VCS compiler ‘VCS_HOME‘ not found.
- 1.1 问题描述
- 1.2 解决办法
2. Source file "xxx" cannot cannot be opened for reading due to 'No such file or directory'.
- 2.1 解决办法
- 2.2 举例
3. UVM_FATAL @ 0.0ns: reporter [NOCOMP] No components instantiated.
- 3.1 问题描述
- 3.2 解决办法
声明

0. 前言

目前，个人学习过程中总结了不少相关的知识，现在初步打算是等我全部学完之后，回过头来会出一个专栏，目前暂定为《手把手带你学UVM》，此专栏从0开始动手学习UVM，敬请期待吧！！！

这里我主要是先记录一些我在筹备该专栏的时候，自己犯下的错误，这可是用自身经历换来的呀！或许也就是你踩到的坑，话不多说，我们开始吧！

1. VCS compiler ‘VCS_HOME‘ not found.

1.1 问题描述

Error-[VCS_COM_UNE] Cannot find VCS compiler  VCS compiler 'VCS_HOME' not found. Environment variable   /usr/synopsys/G-2012.09/linux is  selecting a directory in which there isn't a compiler 'linux' for a machine  of this type 'VCS_HOME'. Please check whether 'VCS_HOME' is incorrect; if not, see below.

1.2 解决办法

出现这样的问题是因为装的VCS版本是64位的，所以要使用 -full64 来说明，如下：
在这里插入图片描述

2. Source file “xxx” cannot cannot be opened for reading due to ‘No such file or directory’.

2.1 解决办法

这种情况大部分都是由Makefile中的命令错误导致的，好好检查一下自己的语法和正确性。

2.2 举例

Source file “uvm_macros.svh” cannot be opened for reading due to ‘No such file or directory’.

通过检查自己的代码，发现了问题所在，是应为把 _SV 写成了 .SV，导致UVM库没法导入进来了，如下图所示：
在这里插入图片描述

3. UVM_FATAL @ 0.0ns: reporter [NOCOMP] No components instantiated.

3.1 问题描述

这个报错大概的意思你在调用run_test() 之前，你没有实例化对象，换言之，你必须传一个TESTNAME进去，不管是你在Makefile中默认的还是通过平台传进去的参数，至少得有一个。我的错误在于Makefile中的+UVM_TESTNAME=的时候，写成了+UVM TESTNAME= ，少了_ ，你说这能传参进去吗？？？