【2023 芯海 笔试题】~ 题目及参考答案

0. 前言

    今天分享的是芯海的关于IC验证的笔试部分题目!!!

名称如标题所示,希望大家正确食用(点赞+转发+评论)

本次笔试题一共四部分:单选、多选、填空和简答。

下边是具体的题目,仅仅是回忆,哈哈哈!!!

注意:答案中可能涉及到很多知识点没有同步到博客这边,之后会慢慢同步过来的,这里给出答案链接,大家可以先看看公众号那边的答案,谢谢!

公众号链接:

https://mp.weixin.qq.com/s/WHhzZElJPUXQiRVw9cN2sQ

1. 题目 & 答案

选择题&填空题

单选多选填空都很简单,基础基础基础!!!重要的事情说三遍!!!

好好看看书,或者一些博客什么的问题不大,就是注意一些小细节就行,比如initial只执行一次,从0时刻开始,是一个过程语句块等等等!

笔试完之后这些小的具体细节已经记不清了,但基本都是基础知识,可以到我的博客下边看看,也可以到其他好的文章下边学习学习,反正,只要能学到自己手里的东西才是最好的!!!

简答题

问题1:

第一个简答就让你说说验证的步骤以及每一步的详细操作

解析1:

这个题目属于那种基本上必考的简答题了,只要把这个流程图顺下来基本没有什么问题,剩下的就是你个人怎么理解了。有时候在面试的时候也会遇到这类问题,我觉得follow in your heart即可!所谓说,言之有理即可,哈哈哈!

在这里插入图片描述

问题2:

给了一个UART,包括APB总线当作其寄存器的值,tx作为信号的输入,rx作为信号的输出,让你画出完整的验证框图,并给出说明。

解析2:

当时这个项目没做过,更没有自己做过验证啦!只是简单的了解过UART的协议,这个题可以参照一下网上的关于一些UART验证的文章,这里我也大概了解了一下,贴上一个链接供大家参考吧!

UART模块验证-面试总结
https://blog.csdn.net/kobetriumph/article/details/126056448

问题3:

是一个代码编写的题,动态数组,先初始化动态数组,之后for循环,交换位置,最后打印一下信息。

解析3:

这个题目主要考察的是对sv中的动态数组是否了解,对于他的语法和sv中的其他数组有什么区别?这些都需要在学习的时候了解到,下边给出链接,有需要的可以参照一下!

链接界面搜索《SystemVerilog 之数据类型》

https://blog.csdn.net/qq_40549426?type=blog

总体的话,题量还可以,但是前提是比较熟悉知识点,前边大概用了半小时,后边简答用了半小时。

声明

本人所有系列的文章,仅供学习,不可商用,如有侵权,请告知,立删!!!

本人主要是记录学习过程,以供自己回头复习,再就是提供给后人参考,不喜勿喷!!!

如果觉得对你有用的话,记得收藏+评论!!!

全网各平台同名===> “IC二舅”

下一期如果有大家想看的 或者 哪块不懂想学习的,可以私聊或在群里提问都可以,“二舅” 给你安排上!!!

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数字电路 1、同步电路和异步电路的区别是什么?(仕兰微电子) 2、什么是同步逻辑和异步逻辑?(汉王笔试) 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 3、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?(汉王笔试) 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用oc门来实现,由于不用 oc门可能使灌电流过大,而烧坏逻辑门。同时在输出端口应加一个上拉电阻。 4、什么是Setup和Holdup时间?(汉王笔试) 5、setup和holdup时间,区别.(南山之桥) 6、解释setuptime和holdtime的定义和在时钟信号延迟时的变化。(未知) 7、解释setup和holdtimeviolation,画图说明,并说明解决办法。(威盛VIA 2003.11.06上笔试) Setup/holdtime是测试片对输入信号和时钟信号之间的时间要求。建立时间是指触发 器的时钟信号上升沿到来以前,数据稳定不变的时间。输入信号应提前时钟上升沿(如上升沿有效)T时间到达片,这个T就是建立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。 保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。如果holdtime 不够,数据同样不能被打入触发器。 建立时间(SetupTime)和保持时间(Holdtime)。建立时间是指在时钟边沿前,数据信 号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话,那么DFF将不能正确地采样到数据,将会出现 metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时 间,那么超过量就分别被称为建立时间裕量和保持时间裕量。 8、说说对数字逻辑中的竞争和冒险的理解,并举例说明竞争和冒险怎样消除。(仕兰微 电子) 9、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试) 在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法:一是添加布尔式的消去项,二是在片外部加电容。 10、你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗?(汉王笔试) 常用逻辑电平:12V,5V,3.3V;TTL和CMOS不可以直接互连,由于TTL是在0.3-3.6V之间,而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。 11、如何解决亚稳态。(飞利浦-大唐笔试) 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚 稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平 上。在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无 用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 12、IC设计中同步复位与异步复位的区别。(南山之桥) 13、MOORE与MEELEY状态机的特征。(南山之桥) 14、多时域设计中,如何处理信号跨时域。(南山之桥) 15、给了reg的setup,hold时间,求中间组合逻辑的delay范围。(飞利浦-大唐笔试) Delay16、时钟周期为T,触发器D1的建立时间最大为T1max,最小为T1min。组合逻辑电路最大延 迟为T2max,最小为T2min。问,触发器D2的建立时间T3和保持时间应满足什么条件。(华 为) 17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决 定最大时钟的因素,同时给出表达式。(威盛VIA2003.11.06上笔试) 18、说说静态、动态时序模拟的优缺点。(威盛VIA2003.11.06上笔试) 19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。(威盛VIA 2003.11.06上笔试

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